一、引言

軟件無線電是近幾年在無線通信領(lǐng)域提出的一種新的通信系統(tǒng)體系結(jié)構(gòu)，其基本思想是以開發(fā)性、可擴展、結(jié)構(gòu)最簡的硬件為通用平臺，把盡可能多的通信功能用可升級、可替換的軟件來實現(xiàn)。這一新概念一經(jīng)提出，就得到了全世界無線電領(lǐng)域的廣泛關(guān)注。由于它所具有的靈活性、開放性等特點，不僅在軍、民無線通信中獲得了應(yīng)用，而且還被推廣到其它領(lǐng)域。

FPGA （現(xiàn)場可編程門陣列） 是上世紀(jì)80年代中期出現(xiàn)的一類新型可編程器件。應(yīng)用FPGA設(shè)計功能電路時，可以讓人們的思路從傳統(tǒng)的以單片機或DSP芯片為核心的系統(tǒng)集成型轉(zhuǎn)向單一專用芯片型設(shè)計。FPGA技術(shù)的發(fā)展使單個芯片上集成的邏輯門數(shù)目越來越多，實現(xiàn)的功能越來越復(fù)雜，人們通過硬件編程設(shè)計和研制ASIC，可以極大地提高芯片的研制效率，降低開發(fā)費用。

基于上述優(yōu)點，用FPGA實現(xiàn)軟件無線電發(fā)射機，不僅降低了產(chǎn)品成本，減小了設(shè)備體積，滿足了系統(tǒng)的需要，而且比專用芯片具有更大的靈活性和可控性。在資源允許下，還可以實現(xiàn)多路調(diào)制，并能對每一路發(fā)射信號的幅度和相位進行細(xì)調(diào)，這也是實現(xiàn)3G智能波束跟蹤算法的基礎(chǔ)。

本文在設(shè)計上使用了基于多相濾波和單MAC的成形濾波器和高效CIC插值濾波器，充分考慮了性能和資源占用率的關(guān)系，并用MATLAB仿真出各模塊最佳的輸入輸出位數(shù)，從而實現(xiàn)了資源占用最少而性能最佳的目的。整個設(shè)計利用安立公司的PHS專用測試儀MT8801C對其頻譜、眼圖、星座圖和其它各項發(fā)射指標(biāo)進行測試，均達到或超過專用TSP芯片AD6623的效果。

二、軟件無線電發(fā)射機數(shù)學(xué)模型

軟件無線電發(fā)射機是軟件無線電兩大組成部分之一，它的主要功能是把需發(fā)射或傳輸?shù)挠脩粜畔⒔?jīng)基帶處理上變頻，調(diào)到規(guī)定的載頻上，再通過功率放大后送至天線，把電信號轉(zhuǎn)換為空間傳播的無線電信號，發(fā)向空中或經(jīng)傳輸介質(zhì)送到接收方的接收端，由其進行接收解調(diào)。其基本組成如圖1所示。本設(shè)計要做是用FPGA實現(xiàn)其中的基帶調(diào)制和上變頻部分。

調(diào)制的方法是先根據(jù)調(diào)制方式求出I（n）、Q（n），然后分別與兩個正交本振cos（ω0n）、sin（ω0n）相乘并求和，即可得調(diào)制信號。但為了抑制已調(diào)信號的帶外輻射，在同相和正交支路上還分別增加一個具有線性相位特性和平方根升余弦幅頻特性的低通濾波器。另外，為了使產(chǎn)生的基帶信號與后面的采樣速率相匹配，在進行正交調(diào)制前還必須通過內(nèi)插把低速的基帶信號提升到采樣頻率上，整個實現(xiàn)過程如圖2所示。

三、軟件無線電發(fā)射機的FPGA實現(xiàn)

1.調(diào)制映射的實現(xiàn)

調(diào)制映射是指把串行比特流映射到星座圖上的相位點，包括串并變換、相位字累加器、延遲單元和一個ROM查找表。其中相位累加器的前端輸入數(shù)據(jù)寬度為3 bit，其值可為001、011、101或111，它是由串并后的兩比特數(shù)據(jù)決定。由編碼規(guī)則可知，00對應(yīng)001，01對應(yīng)011，11對應(yīng)101，10對應(yīng)111。將累加器輸出的3 bit數(shù)據(jù)延遲1個碼元周期與前端輸入相加，并把累加器的輸出作為ROM的地址線，通過讀取ROM里事先存好的I、Q值，即達到映射的目點。

上述映射方法適用于所有的數(shù)字調(diào)制，改變的只是累加器的位數(shù)、ROM的深度和內(nèi)部的I、Q值。若調(diào)制方式為絕對調(diào)制，即一個星座點固定對應(yīng)一個數(shù)據(jù)時，則去掉累加器和延遲單元，僅用串并后的數(shù)比特作為ROM的地址線即可。

2.成形濾波器的實現(xiàn)

根據(jù)PHS空中接口RCR STD-28協(xié)議，其調(diào)制的成形濾波器的幅頻特性如式（5）所示：

式中T=（1/192）×10-3s,α=0.5。

用MATLAB模擬上述的成形濾波器，考慮到資源占用和逼近程度，采用了40 階、系數(shù)寬度為16 bit的FIR濾波器?？紤]到成形濾波前還需5倍插值，采用了插值器的多相濾波結(jié)構(gòu)，其結(jié)構(gòu)圖如圖3所示。

由圖3可見，數(shù)字濾波位于內(nèi)插器之前，即數(shù)字濾波在提速之前進行，這對降低數(shù)字濾波的實時性要求很有好處。另外，分支濾波器（Rk（z））階數(shù)只有原來的五分之一，有利于提高運算精度，降低對字長的要求。

將原有的40個濾波器系數(shù)分成5組，得h（5n+k），其中0≤n≤7，0≤k≤4。由多相濾波的公式推導(dǎo)可知Rk（n）= h（5n+k）， 0≤n≤7，0≤k≤4。由于這5個分支濾波器的結(jié)構(gòu)完全相同，故只需編寫一個分支濾波器的程序，其它的只要重復(fù)調(diào)用即可。后面的插值和延遲單元相當(dāng)于一個多路選擇開關(guān)，其選擇速率為輸入數(shù)據(jù)速率的5倍，開關(guān)選擇的順序是從R4（z）到R3（z）、R2（z）、R1（z）、R0（z），再到R4（z），循環(huán)得到5倍于輸入速率的輸出數(shù)據(jù)。上述的選擇開關(guān)用簡單的狀態(tài)機即可以實現(xiàn)，難點是分支濾波器的設(shè)計。

分支濾波器也就是普通的FIR濾波器，為什么說它難設(shè)計呢？原因在于分支濾波器的個數(shù)較多，是影響資源占用的關(guān)鍵因素，因此必須盡可能地降低單個分支濾波器所需的資源。FIR濾波器的設(shè)計方法很多，但都是各有優(yōu)缺點。以本設(shè)計中用到的8階系數(shù)不對稱的FIR濾波器為例，基于全并行的乘累加實現(xiàn)方法需8個乘法器和7個加法器，占用資源很大，它的優(yōu)點就是速度快，單個時鐘周期就能輸出一個結(jié)果?；贒A（分布式算法）的FIR濾波器實現(xiàn)方法把傳統(tǒng)的MAC重新分別求和，再由相應(yīng)的二次冪加權(quán)并累加，B（輸入數(shù)據(jù)的位寬）個時鐘周期輸出一個結(jié)果，在位寬B較小而階數(shù)較大時優(yōu)勢比較明顯，但所需的LUT較大。還有就是所用的位移寄存器實現(xiàn)起來也較費資源?；趩蝹€MAC的FIR濾波器實現(xiàn)方法只需要一個乘法器和一個累加器，資源占用很少，但當(dāng)階數(shù)較大時對時鐘速率要求很高，為輸入數(shù)據(jù)速率的N（濾波器階數(shù)）倍。

由于本模塊對資源要求較高，而速率要求相對較低（192×8 kHz），且本設(shè)計使用了插值器的多相濾波結(jié)構(gòu)，使系統(tǒng)先濾波后插值，故選擇基于單MAC的FIR設(shè)計方法。其實現(xiàn)框圖［3］如圖4所示。

要實現(xiàn)的運算為C和X的內(nèi)積，即

其中N=8，C為1×8的行矢量，X為8×1的列矢量，在FPGA內(nèi)系數(shù)C和數(shù)據(jù)X均用BlOCKRAM實現(xiàn)，以節(jié)省所用的邏輯資源。不過對BLOCKRAM的讀寫控制要合理有序，既要保證到達乘法器的系數(shù)和數(shù)據(jù)具有對應(yīng)性，又要保證在下一個新數(shù)到達前，完成一次內(nèi)積，輸出一個濾波結(jié)果。在乘法器后加入流水線寄存器是為了改善時序特性，減小時延。

3.CIC插值濾波器的FPGA實現(xiàn)

其幅頻特性如圖5所示。

其中（0～2π/D）區(qū)間為CIC濾波器的主瓣，而其它區(qū)間為旁瓣。由圖可見隨著頻率的增大，旁瓣電平不斷減小，其中第一旁瓣電平為

可見單級CIC濾波器的旁瓣電平是比較大的，只比主瓣低13.46 dB，這就意味著阻帶衰減很差，一般難以滿足實際系統(tǒng)的要求。為了降低旁瓣電平，需要采用多級CIC濾波器實現(xiàn)級聯(lián)，則Q級CIC實現(xiàn)時的頻率響應(yīng)為

同理可求得Q級CIC濾波器的旁瓣抑制為

轉(zhuǎn)貼于 中國論文下載中心 http://www.studa.net為了滿足系統(tǒng)對鄰道干擾的要求，設(shè)計中采用了4級級聯(lián)的CIC插值濾波器，插值因子D＝40。由于CIC濾波器的系數(shù)全為1，設(shè)計中只需要加法器、減法器和延時單元，而無需乘法器，這對于提高實時性、降低占用資源大有益處。為了便于實現(xiàn)，同時又保證每一級都不溢出，加減法器的輸入輸出位數(shù)均采用全精度。此外，為了改善FPGA的時延特性，提高系統(tǒng)的時鐘頻率，設(shè)計采用了流水線技術(shù)，在各級積分器之間插入寄存器。

4.NCO的FPGA實現(xiàn)

圖2中的NCO實際上是一個10.8M載波產(chǎn)生器。用38.4M的時鐘來分別采樣10.8M的余弦波和反正弦波得到離散值 cos （2π×10.8n/38.4）和-sin（2π×10.8n/38.4），其中n為非負(fù)整數(shù)，可以看出這些值具有周期性，周期為32。我們把cos（2π×10.8n/38.4）和-sin（2π×10.8n/38.4）（0≤n≤31）這32個數(shù)量化后存入ROM，用38.4M時鐘把這些數(shù)循環(huán)讀出，即得到所需的正交數(shù)字載波。

除了上述的模塊外，還有乘法器和加法器模塊，分別用來實現(xiàn)頻譜搬移和I、Q的合并，它們與其他模塊配合，共同完成整個調(diào)制和數(shù)字上變頻。

本設(shè)計選用的FPGA芯片為xilinx的xc2s200e-6pq208，以下是ISE工具產(chǎn)生的布局和布線報告，為單路調(diào)制的資源占用情況：

四、仿真和實測結(jié)果分析

為了驗證設(shè)計的正確性，編寫testbench文件把modelsim的仿真數(shù)據(jù)保存下來，并用MATLAB對其進行頻譜分析，得到其中的一些頻譜圖如圖6～8所示（以π/4 DQPSK調(diào)制為例）。

經(jīng)過一系列的仿真后，將程序下載到FPGA芯片中，進行硬件調(diào)試，然后利用PHS專用測試儀MT8801C對D/A輸出的π/4 DQPSK調(diào)制模擬信號進行測試，得到如圖9～10所示的結(jié)果。

五、結(jié)論

由以上的實測數(shù)據(jù)可以看出，本設(shè)計用了871個slice，完成整個調(diào)制和上變頻過程，調(diào)制的矢量誤差約0.7％，鄰道干擾值約-60 dB，結(jié)果令人滿意。另外，本設(shè)計是基于PHS系統(tǒng)的π/4 DQPSK調(diào)制，實際上只要改變里面的調(diào)制映射和成形濾波模塊，就可以實現(xiàn)其它各種數(shù)字調(diào)制，滿足不同通信系統(tǒng)的要求，具有通用性，是對軟件無線電思想的一個小小嘗試。