深化合作范圍，簽訂全新多年期 IP 協(xié)議，并將基于最新 SF2P 工藝節(jié)點(diǎn)聯(lián)合開發(fā) AI 驅(qū)動的先進(jìn)設(shè)計流程

楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布擴(kuò)大與三星晶圓代工廠的合作，包括簽署一項(xiàng)新的多年期 IP 協(xié)議，在三星晶圓代工廠的 SF4X、SF5A 和 SF2P 先進(jìn)節(jié)點(diǎn)中擴(kuò)展 Cadence存儲器與接口 IP 解決方案的應(yīng)用范圍。為深化持續(xù)的技術(shù)合作，雙方將利用 Cadence AI 驅(qū)動的設(shè)計解決方案，結(jié)合三星先進(jìn)的 SF4X、SF4U 和 SF2P 工藝節(jié)點(diǎn)，為 AI 數(shù)據(jù)中心、汽車（包括高級駕駛輔助系統(tǒng)，ADAS）以及新一代 RF 連接應(yīng)用提供高性能、低功耗的解決方案。

Cadence AI 驅(qū)動的設(shè)計解決方案以及全面的 IP 與硅解決方案組合，可顯著提升設(shè)計人員的生產(chǎn)力，并加快基于三星晶圓代工廠先進(jìn)工藝的尖端系統(tǒng)級芯片、小芯片（chiplet）及 3D-IC 產(chǎn)品上市時間（TTM）。

“我們支持三星晶圓代工廠工藝節(jié)點(diǎn)上的各種 IP、子系統(tǒng)和小芯片（chiplet），最新簽訂的多年期 IP 協(xié)議進(jìn)一步鞏固了雙方持續(xù)的合作關(guān)系，”Cadence 高級副總裁兼芯片解決方案事業(yè)部總經(jīng)理 Boyd Phelps表示，“通過將 Cadence AI 驅(qū)動的設(shè)計與硅解決方案同三星的先進(jìn)工藝相結(jié)合，我們正在為雙方的共同客戶提供打造創(chuàng)新產(chǎn)品所需的前沿技術(shù)，助力其產(chǎn)品更快上市。”

三星電子副總裁兼代工設(shè)計技術(shù)團(tuán)隊(duì)負(fù)責(zé)人 Hyung-Ock Kim補(bǔ)充道：“Cadence 從 RTL 到 GDS 的全套數(shù)字工具現(xiàn)已通過三星最新的 SF2P 工藝節(jié)點(diǎn)認(rèn)證，支持 Hyper Cell 和 LLE 2.0 等先進(jìn)技術(shù)。Cadence 還將與三星密切合作，利用 GPU 加速來支持模擬遷移、提升電源完整性，并改進(jìn) 3D-IC 的熱分析和翹曲分析。此外，Cadence 與三星晶圓代工廠簽署的多年期協(xié)議將進(jìn)一步擴(kuò)展存儲器和接口 IP 解決方案，鞏固我們雙方的合作伙伴關(guān)系?！?/p>

擴(kuò)充 IP 協(xié)議

Cadence 與三星晶圓代工廠新簽署了一項(xiàng)多年期協(xié)議，旨在為人工智能、高性能計算（HPC）和汽車應(yīng)用提供先進(jìn)的存儲器與接口 IP 解決方案。擴(kuò)展后的 SF4X IP 產(chǎn)品組合包含 LPDDR6/5x-14.4G、GDDR7-36G、DDR5-9600、PCI Express（PCIe）6.0/5.0/CXL 3.2、Universal Chiplet Interconnect Express（UCIe）-SP 32G 以及 10G 多協(xié)議 PHY（支持 USB3.x、DP-TX、PCIe 3.0 和 SGMII），配套的控制器 IP 可提供完整的子系統(tǒng)硅解決方案。專為汽車應(yīng)用定制的 LPDDR5X-8533 PHY IP進(jìn)一步完善了 SF5A IP 平臺解決方案，而新增的 32G PCIe 5.0 PHY 補(bǔ)充了現(xiàn)有的 SF2P 產(chǎn)品，旨在滿足領(lǐng)先 AI/HPC 客戶的需求。

數(shù)字全流程認(rèn)證與先進(jìn)數(shù)字技術(shù)開發(fā)

基于廣泛的設(shè)計與技術(shù)協(xié)同優(yōu)化（DTCO）項(xiàng)目，Cadence 數(shù)字全流程已通過最新的三星 SF2P 工藝節(jié)點(diǎn)認(rèn)證，包括三星 Hyper Cell 方法學(xué)。此外，Cadence 還實(shí)現(xiàn)了對三星Local Layout Effect（LLE）時序精度的支持。雙方還就下一代工藝節(jié)點(diǎn)的 DTCO 項(xiàng)目展開合作。

Cadence PegasusVerification System 已通過三星 SF2P 及其他三星節(jié)點(diǎn)的認(rèn)證。Cadence 物理驗(yàn)證流程經(jīng)過優(yōu)化，依靠大規(guī)?？蓴U(kuò)展性幫助雙方的共同客戶實(shí)現(xiàn)簽核精度與運(yùn)行時間目標(biāo)，從而加速產(chǎn)品上市。

模擬設(shè)計遷移

Cadence 與三星晶圓代工廠成功實(shí)現(xiàn)了基于模擬單元的 4 納米 IP 向先進(jìn) 2 納米工藝節(jié)點(diǎn)的自動化遷移，在保持功能與設(shè)計意圖的同時實(shí)現(xiàn)更快的周轉(zhuǎn)時間。此次遷移凸顯了技術(shù)擴(kuò)展與 IP 復(fù)用在節(jié)省時間與開發(fā)成本方面的重要性，并為未來跨不同工藝節(jié)點(diǎn)遷移模擬單元及其他 IP 奠定了基礎(chǔ)。

射頻芯片/封裝協(xié)同設(shè)計參考流程合作

Cadence 與三星晶圓代工廠還基于三星 14 納米 FinFET 工藝，成功展示了面向下一代毫米波應(yīng)用的前端模塊（FEM) /天線封裝（AiP）協(xié)同設(shè)計完整流程。從初始系統(tǒng)級預(yù)算規(guī)劃，到 RFIC/封裝協(xié)同設(shè)計、分析及版圖后驗(yàn)證在內(nèi)的芯片/模塊開發(fā)各個階段的設(shè)計數(shù)據(jù)管理流程得到簡化，加快了設(shè)計周轉(zhuǎn)時間。

3D-IC 電源完整性

Cadence與三星合作開發(fā)了覆蓋全流程的3D-IC電源完整性分析方法，涵蓋從早期探索到最終簽核的完整流程，采用了先進(jìn)的Cadence EDA工具，包括VoltusInsightAI、InnovusImplementation System以及Integrity3D-IC Platform。針對采用三星 SF2 工藝節(jié)點(diǎn)的高速CPU芯片，Voltus InsightAI實(shí)現(xiàn)了80%-90%的 IR 壓降違例修復(fù)，同時對時序和功耗幾乎沒有影響，充分展示了其平衡電源完整性與性能需求的能力。

關(guān)于 Cadence

Cadence 是 AI 和數(shù)字孿生領(lǐng)域的市場領(lǐng)導(dǎo)者，率先使用計算軟件加速從硅片到系統(tǒng)的工程設(shè)計創(chuàng)新。我們的設(shè)計解決方案基于Cadence 的 Intelligent System Design戰(zhàn)略，可幫助全球領(lǐng)先的半導(dǎo)體和系統(tǒng)公司構(gòu)建下一代產(chǎn)品（從芯片到全機(jī)電系統(tǒng)），服務(wù)超大規(guī)模計算、移動通信、汽車、航空航天、工業(yè)、生命科學(xué)和機(jī)器人等領(lǐng)域。2024 年，Cadence 榮登《華爾街日報》評選的“全球最佳管理成效公司 100 強(qiáng)”榜單。