在6月12日當天，受到產(chǎn)業(yè)媒體伙伴「新電子」的邀請，我們的技術長方永城有幸前往擔任「寬能隙半導體技術趨勢暨產(chǎn)業(yè)應用高峰論壇」的主講者之一，向產(chǎn)業(yè)界的各位先進分享關于AI領域的技術發(fā)展，特別是電源供應的議題。當我們談論高效能運算（HPC）與AI時，腦中浮現(xiàn)的往往是更快的處理器、更大的高頻寬記憶體（HBM），以及如3D IC堆迭、扇出型晶圓級封裝（Fan-Out）等先進封裝技術。然而，在這場算力的軍備競賽背后，一個更根本的挑戰(zhàn)正日益嚴峻，那就是「供電」。

AI被形容為「吃電怪獸」絕非夸飾，我們迫切需要更創(chuàng)新的方法來提升能源效率 。USI環(huán)旭電子的電源模組事業(yè)占有舉足輕重的地位，主要應用于兩大高成長領域：電動車（EV）與AI伺服器（AI Server）。今天，我們將深入探討這個關鍵議題：供電，聚焦于AI伺服器的電源效率挑戰(zhàn)與我們的解決方案。在本次的講座中，技術長著重在分享透過模組化（Modulization）與微小化（Miniaturization），環(huán)旭電子如何為AI伺服器打造一顆更強效、更節(jié)能的動力心臟。

指數(shù)級增長的功耗：AI時代的能源警鐘

首先，技術長特別提出，必須正視問題的嚴重性。GPU的功耗正在以驚人的速度飆升。以NVIDIA的產(chǎn)品為例，從A100到H100，功耗在短短一個世代內(nèi)就增加了75%。而最新的B200功耗已高達1,200W，未來的R200預計將達到1,800W。AMD與Intel的產(chǎn)品線也呈現(xiàn)出類似的趨勢，功耗增幅動輒50%。

這不僅僅是用在單一晶片的數(shù)字。xAI的創(chuàng)辦人馬斯克（Elon Musk）曾提到，其Grok 2模型需要20,000顆NVIDIA H100 GPU，而Grok 3更需要高達100,000顆。這意味著僅GPU就需要約100MW的電力，若加上伺服器與冷卻系統(tǒng)，其位于曼菲斯的「超級計算叢集」甚至向當?shù)仉娏旧暾埩?50MW的電力，足夠供應數(shù)萬戶家庭使用。

在一個典型的數(shù)據(jù)中心中，電力轉(zhuǎn)換（Power Conversion）本身就占了總能耗的11%。當我們面對百萬瓦（Megawatt）級別的總功耗時，任何一點效率的提升都至關重要。

傳統(tǒng)方法「水平并排（Side-by-Side）」的極限：為何2%的進步遠遠不夠？

傳統(tǒng)上，為了提升電源效率，工程師會在晶片層級進行優(yōu)化。例如：

·使用損耗更低的功率級（Power Stage），可提升約1.6%的效率。

·采用直流電阻（DCR）更低的電感（Choke），可提升約0.2%。

·調(diào)整電壓調(diào)節(jié)器（VR）的開關頻率，再提升約0.2%。

綜合這些努力，我們可以獲得大約2%的效率改善。然而，這在動輒損耗20%甚至40%的系統(tǒng)中，無疑是杯水車薪。我們需要的是一場真正的技術突破。此外，傳統(tǒng)設計還面臨嚴峻的空間限制。目前的CPU設計，例如一個320W的CPU可能需要8相（8-phase）供電。當下一代CPU升級到400W時，則需要10相供電。對于業(yè)界來說，最巨大的挑戰(zhàn)，即是要在同樣大小的PCB面積內(nèi)，塞進更多的供電元件，還要解決散熱、電力傳輸限制與成本上升等問題。

典范轉(zhuǎn)移：從「水平并排」到「垂直整合」的革命

為了解決上述困境，電源解決方案的設計思維正在經(jīng)歷一場典范轉(zhuǎn)移。技術長進一步提出目前的技術演進路徑如下：

離散元件并排 -> 堆迭式電源模組 -> 垂直整合 -> 積體電路級電壓調(diào)節(jié)器（IVR）

第一步：堆迭式電源模組（模組化）解決方案是將離散的DrMOS、電感、電容等元件，預先整合成一個3D堆迭的電源模組（Power Block）。這種模組化設計不僅節(jié)省了PCB空間，也為標準化生產(chǎn)鋪平了道路。市場上已有多種此類解決方案，但仍需克服如接合空隙（joint void）與電流密度等制程挑戰(zhàn)。

第二步：垂直整合VRM（微小化）這才是真正的革命。我們不再將電源模組「并排」放置在處理器旁邊，而是將其「垂直整合」到處理器封裝的下方，讓電源無限靠近負載點（Point-of-Load）。

這種＂垂直整合電壓調(diào)節(jié)模組（Vertically Integrated VRM）＂帶來了驚人的效益：

·尺寸與路徑縮短：VRM直接位于SoC下方，電力傳輸路徑極短，大幅降低了銅損（I2R Loss）。與傳統(tǒng)并排設計相比，占用面積（footprint）縮小了25%。

·效率巨幅提升：在一個1080W的TDP測試中，并排設計的路由功率損耗高達12%，而垂直整合的powerSIP方案則驟降至6%，損耗直接減半！

·電源密度翻倍：電流密度從并排設計的0.4 A/mm2，提升至垂直設計的0.6 A/mm2。

這種設計已經(jīng)通過了嚴苛的可靠度測試，包括uHAST-96hr與TCT-1000次循環(huán)等，證明了其在商業(yè)應用上的可行性。

終極未來：整合在晶片中的IVR

展望未來，電源技術的終極型態(tài)是積體電路級電壓調(diào)節(jié)器（Integrated Voltage Regulator, IVR）。這是一種將高效開關式穩(wěn)壓器與被動元件直接整合到單一晶片中的技術，其優(yōu)勢包括：

·零離散元件：體積極小，可以直接安裝在SoC基板內(nèi)部，甚至在BGA的下方，厚度可薄至100um。

·極速響應：擁有比傳統(tǒng)設計快1000倍的動態(tài)電壓調(diào)節(jié)（DVS）能力，能在奈秒（nanosecond）內(nèi)響應負載變化，提供最精準的電壓，從而消除不必要的功率浪費。

·消除損耗與外部元件：由于極度靠近負載，幾乎消除了I2R損耗，并且不再需要大量外部的解耦電容，進一步降低了系統(tǒng)成本與復雜度。

從系統(tǒng)到封裝，為未來AI打造高效能綠色引擎

現(xiàn)今的能源供應趨勢已經(jīng)相當明確。特斯拉（Tesla）在其AI硬體中，已將電源元件直接放置在GPU下方。AMD、Microsoft也都在其下一代AI伺服器中導入類似的規(guī)格，甚至有廠商正在開發(fā)將VRM直接整合進處理器硅晶片（Silicon）中的IVR（Integrated Voltage Regulator）技術。

整個電源轉(zhuǎn)換的路徑正在不斷演進，從機柜級的 48V 輸入，降壓至主機板的 12V 或直接 48V 供電，最終降至晶片所需的核心電壓。在這條鏈路的每一個環(huán)節(jié)，微小化與效率提升都是我們技術研發(fā)的主軸。

技術長方永城最后總結(jié)表示，為了應對AI時代的算力與功耗挑戰(zhàn)，電源設計正從傳統(tǒng)的水平并排（Side-by-Side），走向革命性的垂直整合（Vertical）。這不僅僅是元件的重新排列，更是透過結(jié)構創(chuàng)新實現(xiàn)的空間、路徑與效率的全面最佳化。這條路徑的核心精神，就是透過模組化簡化設計復雜度，并透過微小化縮短物理距離、降低能量損耗。唯有如此，我們才能為這個算力驅(qū)動的未來，打造一顆兼具強大性能與綠色節(jié)能的終極心臟。