在FPGA設(shè)計(jì)中，PLL（鎖相環(huán)）模塊作為核心時(shí)鐘管理單元，通過靈活的倍頻、分頻和相位調(diào)整功能，為系統(tǒng)提供多路高精度時(shí)鐘信號(hào)。它不僅解決了時(shí)序同步問題，還能有效消除時(shí)鐘偏移，提升系統(tǒng)穩(wěn)定性。本文將深入探討智多晶PLL在實(shí)際應(yīng)用中的關(guān)鍵注意事項(xiàng)，幫助工程師規(guī)避常見設(shè)計(jì)風(fēng)險(xiǎn)。

01PLL動(dòng)態(tài)相位調(diào)整

PLL模塊支持對(duì)輸出時(shí)鐘的相位進(jìn)行調(diào)整，CLKOP、CLKOS、CLKOS2、CLKOS3四組時(shí)鐘信號(hào)都支持動(dòng)態(tài)相位調(diào)整，但是同一時(shí)刻只有一個(gè)支持該功能。

當(dāng)PHASESEL、PHASEDIR明確后，PHASESTEP信號(hào)每產(chǎn)生一次脈沖信號(hào)相位將調(diào)整1/(8*FVCO)，需要注意智多晶不同型號(hào)的FVCO范圍存在差別，使用中請(qǐng)參考對(duì)應(yīng)型號(hào)的數(shù)據(jù)手冊(cè)。

02Sealion系列 PLL相位調(diào)整

Sealion系列PLL支持CLKOPD單路時(shí)鐘延遲，該延遲參考對(duì)象為CLKOP，延遲時(shí)鐘從CLKO5端口輸出。固定延遲1step對(duì)應(yīng)50ps(±20%)。

CLKO5和CLKOPD均使用CLK05端口輸出時(shí)鐘，使用該功能是需要注意CLKO5和CLKOPD不能同時(shí)開啟，同時(shí)開啟時(shí)PLL IP將發(fā)出錯(cuò)誤提示。

03PLL頻率輸出計(jì)算

智多晶提供的PLL內(nèi)有三種分頻器，分別為輸入、輸出和反饋。輸入分頻減小輸入頻率后送到PLL比較器。反饋分頻基本為一乘法器，PLL 電壓控制振蕩器 (VCO) 的輸出通過反饋分頻器減小其頻率與另一輸入頻率比較，輸出分頻器控制最終輸出頻率。

輸出頻率計(jì)算如下：

上式中，反饋通道的分頻系數(shù)由CLKFB_DIV及FB_DIV兩部分組成，2個(gè)系數(shù)的乘積作為最終的反饋系數(shù)。如果選擇OP作為反饋回路，則FB_DIV設(shè)置為OP通道的分頻系數(shù)CLKOP_DIV。

04PLL頻率輸出小數(shù)頻率

PLL生成特殊的小數(shù)頻率將無法生成，此時(shí)可以通過調(diào)整頻率容限（百分比）的方式生成頻率，此時(shí)輸出頻率與目標(biāo)頻率將會(huì)存在一定誤差。例如，使用PLL的CLKOS端直接生成33.8MHz的頻率無法生成，修改整頻率容限（百分比）為1，再次生成，此時(shí)可以生成頻率，生成頻率為33.823529MHz。

05多通道PLL小數(shù)分頻

FPGA的PLL可以對(duì)輸入時(shí)鐘進(jìn)行小數(shù)分頻，分為多通道PLL小數(shù)分頻和指定通道PLL小數(shù)分頻。

（1）多通道PLL小數(shù)分頻

當(dāng)用戶選擇多通道PLL小數(shù)分頻時(shí)，PLL所有7路輸出時(shí)鐘均為小數(shù)分頻。此時(shí)，PLL輸出時(shí)鐘頻率和參考時(shí)鐘頻率之間的關(guān)系如下：

上式中FRACN_DIV為精準(zhǔn)分頻參數(shù)，16bit，取值范圍0-65535。FRACN_DIV會(huì)導(dǎo)致FVCO改變，所以PLL的所有輸出時(shí)鐘頻率都會(huì)改變。

（2）指定通道PLL小數(shù)分頻

當(dāng)用戶選擇指定通道PLL小數(shù)分頻模式時(shí)，只有CLKOS3單路輸出為小數(shù)分頻，其他6路輸出通路為整數(shù)分頻。此時(shí)，反饋支路時(shí)鐘不能選擇CLKOS3，PLL 輸出時(shí)鐘頻率和參考時(shí)鐘頻率之間的關(guān)系如下：

CLKOS3輸出頻率通過FOUT_OS3進(jìn)行計(jì)算，其他通道通過式FOUT進(jìn)行計(jì)算。該方式僅對(duì)CLKOS3輸出頻率進(jìn)行改變，其他端口不改變。

需要注意，單通道PLL小數(shù)分頻和多通道PLL小數(shù)分頻兩種方式不能同時(shí)使用，同時(shí)使用時(shí)，IP將會(huì)輸出錯(cuò)誤信息。

06總結(jié)

通過融合理論規(guī)范與實(shí)戰(zhàn)經(jīng)驗(yàn)，工程師可系統(tǒng)性規(guī)避PLL設(shè)計(jì)風(fēng)險(xiǎn)，充分發(fā)揮智多晶器件的高精度時(shí)鐘管理能力。