雖然芯片制造商希望能夠盡快在7nm和5nm工藝中普及極紫外線光刻技術(shù)，也就是我們通常所說的EUV，但是，現(xiàn)實(shí)往往是殘酷的！在芯片廠商堅(jiān)持不懈的努力當(dāng)中，他們悲哀的發(fā)現(xiàn)，EUV在應(yīng)用當(dāng)中，依然存在著這樣或那樣的問題，阻礙著這一技術(shù)用于實(shí)際的生產(chǎn)，這也是目前EUV工藝再三推遲的原因之一。

其中越來越讓人擔(dān)憂的一個(gè)問題就是，如何發(fā)現(xiàn)EUV過程中產(chǎn)生的缺陷?；陔S機(jī)效應(yīng)的原理，不難發(fā)現(xiàn)，EUV過程中產(chǎn)生的缺陷也是隨機(jī)變化的，而不是可以用數(shù)據(jù)計(jì)算得到的。

這些難以避免的隨機(jī)因素，在生產(chǎn)過程中就會(huì)導(dǎo)致難以預(yù)計(jì)的隨機(jī)缺陷，譬如，圖案粗糙度缺陷或者是芯片接觸孔故障。

不過，這并不是EUV在生產(chǎn)過程中遇到的唯一問題！為了繼續(xù)改進(jìn)這一工藝，廠商們還在繼續(xù)開發(fā)相關(guān)的光源和EUV掩模，涉及到隨機(jī)缺陷的部分將會(huì)越來越多。而正如之前所說，EUV過程中存在的隨機(jī)缺陷，對(duì)于整個(gè)工藝來說，所導(dǎo)致的后果往往是災(zāi)難性的，常常會(huì)導(dǎo)致芯片故障。所以，芯片制造商必須要發(fā)現(xiàn)和預(yù)防EUV生產(chǎn)過程中存在的這些隨機(jī)缺陷，才能夠確保EUV技術(shù)真正的在7nm和5nm工藝中普及。

問題在于行業(yè)內(nèi)只知道隨機(jī)缺陷問題出現(xiàn)在哪里，而對(duì)于為什么會(huì)發(fā)生卻沒能完全掌握，這也導(dǎo)致了，廠商難以預(yù)測(cè)缺陷會(huì)導(dǎo)致何種結(jié)果。此外，行業(yè)內(nèi)的很多廠商并不具備這方面的技術(shù)來定位和測(cè)量EUV過程中隨機(jī)產(chǎn)生的缺陷。

即便我們看到，現(xiàn)在在整個(gè)行業(yè)中已經(jīng)有多種多樣的計(jì)量和檢測(cè)工具來定位和測(cè)量芯片中存在的缺陷。但是對(duì)于EUV過程中隨機(jī)產(chǎn)生的缺陷，目前的方法常常都是無效的。

因此，對(duì)于整個(gè)行業(yè)來說，要么開發(fā)相應(yīng)的解決方案解決這一問題，要么就只能一再延后EUV技術(shù)的應(yīng)用。

幸運(yùn)的是，一些新的技術(shù)和頗具前景的計(jì)量檢測(cè)解決方案已經(jīng)在實(shí)驗(yàn)室和Fab中出現(xiàn)。在實(shí)驗(yàn)室中，廠商正在用由巨型同步加速器存儲(chǔ)環(huán)供電的X射線技術(shù)來獲得新的認(rèn)識(shí)。在Fab中，工具供應(yīng)商正在開發(fā)新的電子束計(jì)量系統(tǒng)和軟件技術(shù)。

定位問題

此前，由于芯片的工藝制程的提升越來越困難，格芯半導(dǎo)體，英特爾，三星和臺(tái)積電都希望能夠在7nm和5nm工藝中用到EUV光刻技術(shù)，來提升芯片的關(guān)鍵性能。

與此同時(shí)，ASML也正式發(fā)售了其首個(gè)量產(chǎn)型EUV光刻機(jī)。這一設(shè)備能夠通過電源將等離子輻射轉(zhuǎn)換成波長(zhǎng)13.5nm的光子，然后將光線從多層反射鏡中反射出去后，光線在照射到掩模板的同時(shí)不斷向晶圓移動(dòng)。

圖一：精確的反射光 來源：ASML/Carl Zeiss SMT Gmbh

接著，光子撞擊到光刻膠并產(chǎn)生化學(xué)反應(yīng)。光刻膠作為一種光敏聚合物能夠在化學(xué)反應(yīng)的作用下使器件形成預(yù)設(shè)中的圖案。

這一原理在今天的248nm和193nm波長(zhǎng)的光刻技術(shù)中被廣泛使用，雖然芯片廠商采用的是化學(xué)放大光刻膠（CARs），但是原理大致如此。在光刻過程中，光子撞擊光刻膠產(chǎn)生酸，然后在曝光后烘烤的過程中，在進(jìn)行酸催化反應(yīng)。雖然原理大致相同，但是對(duì)于EUV來說，反應(yīng)是完全不同的。

因?yàn)?，EUV單光子所包含的能量（92eV）是193nm波長(zhǎng)單光子所包含能量(6.4eV)的14倍以上。所以，在相同的曝光量下，EUV光子的數(shù)量減少了14倍。

在EUV工藝中，光子首先被光刻膠吸收，產(chǎn)生電子。然后這些電子產(chǎn)生次級(jí)電子，次級(jí)電子擊中光酸產(chǎn)生劑，產(chǎn)生光酸。然后將光刻膠經(jīng)過烘烤后，之前產(chǎn)生的光酸將會(huì)通過材料進(jìn)行擴(kuò)散。

而以上所說的化學(xué)反應(yīng)就是隨機(jī)缺陷產(chǎn)生的源頭，然而最大的困難就是這些反應(yīng)中存在這許多未知因素的干擾?！坝捎谶@一復(fù)雜的物理化學(xué)反應(yīng)過程存在著一些未知因素，因此整個(gè)行業(yè)對(duì)它還缺乏相對(duì)完整的理解。”IMEC的董事Gregory McIntyre表示。

按照IMEC解釋來看，在這一過程中至少存在著一對(duì)未知因素。

首先，在反應(yīng)過程中被光刻膠吸收的光子數(shù)量的變化。

其次，光子能夠產(chǎn)生多少電子，多少電子能夠轉(zhuǎn)化為次級(jí)電子，以及其中涉及到的能級(jí)的變化。

因此，當(dāng)EUV照射光刻膠時(shí)，每一次都可能產(chǎn)生不同的結(jié)果，最要命的就是，這些結(jié)果幾乎都是隨機(jī)的。

在EUV過程中，當(dāng)光子多次連續(xù)不斷的擊中光刻膠的時(shí)候，每一次產(chǎn)生的結(jié)果也可能不同。從其中一種結(jié)果向下一種結(jié)果演變的現(xiàn)象，我們稱之為光量子散射噪聲。

無論是隨機(jī)性還是量子散射噪聲都是關(guān)鍵問題，“整個(gè)行業(yè)在7nm工藝的生產(chǎn)過程中，還能夠勉強(qiáng)使用EUV技術(shù)。但是，業(yè)界普遍認(rèn)為，隨著工藝的提升，量子噪聲問題將會(huì)成為下一個(gè)EUV不得不克服的問題?！盌2S的首席執(zhí)行官Aki Fujimura表示。

在每一個(gè)工藝節(jié)點(diǎn)中，由隨機(jī)效應(yīng)產(chǎn)生的實(shí)際缺陷隨時(shí)都會(huì)產(chǎn)生并且一直存在著?！暗怯捎谛酒某叽缭诳s小，相對(duì)而言這些缺陷所造成的影響就會(huì)急劇增加，尤其是當(dāng)工藝從7nm縮小到5nm的時(shí)候，問題更加嚴(yán)重?！盕ractilia的首席技術(shù)官 Chris Mack認(rèn)為。

此外，還存著在其他一些問題。

“在成像過程中，需要襯底和光刻膠之間能夠很好的匹配?！盉rewer Science的首席技術(shù)官James Lamb表示，“我們所要面臨的挑戰(zhàn)除了如何讓芯片變得更薄之外，就是如何消除存在的隨機(jī)缺陷，、LER 和 LWR圖形邊緣粗糙度。”

一個(gè)異常復(fù)雜的問題，“我們的目標(biāo)是減少隨機(jī)缺陷的數(shù)量和可能產(chǎn)生的影響，這往往需要付出更多的時(shí)間來發(fā)現(xiàn)和解決缺陷，”Lamb說。

發(fā)現(xiàn)缺陷是一項(xiàng)艱巨的任務(wù)，但是絕不僅僅是唯一需要克服的挑戰(zhàn)?！爱?dāng)今我們要克服的不僅僅是缺陷的數(shù)量，還有在正確的節(jié)點(diǎn)發(fā)現(xiàn)真正需要克服的缺陷。”Lam Research的總經(jīng)理Richard Wise認(rèn)為，“問題在于，很多時(shí)候在工藝過程中，隨機(jī)缺陷是很難被發(fā)現(xiàn)的，因?yàn)楣饪棠z與其內(nèi)部物質(zhì)的界限并不是很明顯。而且，當(dāng)光刻膠曝光不足的時(shí)候，就無法產(chǎn)生足夠的光子，這時(shí)候產(chǎn)生的缺陷非常小，需要花費(fèi)非常多的精力去尋找?！?/p>

哪一個(gè)缺陷才是必須要克服的?！巴ǔＰ枰惶斓臅r(shí)間才能夠找到一個(gè)缺陷?！盬ise強(qiáng)調(diào)，在一般情況下，任何一個(gè)被忽視的缺陷都可能讓產(chǎn)品報(bào)廢。

實(shí)驗(yàn)室中的挑戰(zhàn)

圖2：EUV光刻膠中錫氧籠化合物的分子結(jié)構(gòu) 來源：ARCNL

為了更加深入的了解這些分子結(jié)構(gòu)，ARCNL用HAXPES（X射線光電子能譜技術(shù)）來測(cè)量和探測(cè)材料中的電子特性。

圖3：HAXPES光譜儀 來源：HZB

在這種情況下，HAXPES光譜儀是由來自HZB的同步輻射光源供電，同步輻射光源是一個(gè)巨大的圓環(huán)，能夠產(chǎn)生X射線光譜輻射。

圖4：電子儲(chǔ)存環(huán)BESSY II 來源：HZB

Fab中的挑戰(zhàn)

除了實(shí)驗(yàn)室中，在Fab中也存在著諸多的挑戰(zhàn)。由于生產(chǎn)模式的不同，在EUV工藝過程中，往往會(huì)隨機(jī)產(chǎn)生一些邊緣粗糙的圖案。事實(shí)上，圖案邊緣有時(shí)候是粗糙的，我們稱之為線邊緣粗糙度（LER），一般反映的是圖案邊緣上的變化。

圖5：線邊緣粗糙度（LER） 來源：Lithoguru, Fractilia

線邊緣粗糙度也會(huì)產(chǎn)生非常嚴(yán)重的問題。

首先，它會(huì)影響晶體管的性能。

其次，線邊緣粗糙度不會(huì)隨著特征尺寸的縮小而縮小。根據(jù)Fractilia的說法尤其是在10nm以下，這些粗糙度將會(huì)對(duì)芯片本身的性能產(chǎn)生很大影響。

如何衡量這一粗糙度呢？有時(shí)候會(huì)使用掃描電子顯微鏡（CD-SEM）來進(jìn)行量測(cè)。CD-SEM機(jī)臺(tái)將電子束發(fā)射到樣品當(dāng)中，與樣品中的電子相互作用，再將信號(hào)反饋回系統(tǒng)，從而實(shí)現(xiàn)自上而下，測(cè)量寬度與高度。

通過測(cè)量線邊緣粗糙度，能夠檢測(cè)圖案邊緣處可能存在的問題。目前，根據(jù)國(guó)際半導(dǎo)體技術(shù)發(fā)展路線圖ITRS的定義，線邊緣粗糙度的度量范圍為量測(cè)2μm長(zhǎng)的圖形的線寬的3σ 變異量。

Fractilia的Mack表示，”在10nm范圍以下，半導(dǎo)體工程師需要更加清晰地認(rèn)識(shí)圖像粗糙對(duì)工藝和器件性能的影響，“問題在于，目前并沒有更好的工具和技術(shù)來達(dá)成這一目的。

此外，CD-SEM在使用過程中的信噪比也會(huì)成為一個(gè)重要的問題，其產(chǎn)生的誤差，與實(shí)際值之間總會(huì)存在一定的差值。

為了解決這一問題，F(xiàn)ractilia最近推出了一款用于測(cè)量LER的軟件工具，并可與不同供應(yīng)商的CD-SEM機(jī)臺(tái)一起工作，這一軟件能夠幫助減少測(cè)量過程中產(chǎn)生的誤差，并預(yù)測(cè)粗糙度可能帶來的影響。

通常情況下，CD-SEM掃描產(chǎn)生的圖像樣本可以用ALM線性掃描量測(cè)模型進(jìn)行處理?！岸鳩ractilia提供的軟件雖然不能直接使用ALM，但是卻可以替代ALM檢測(cè)SEM圖像中的所有特征圖案的邊緣。這是該軟件能做到的第一步。除此之外，該軟件還可以檢測(cè)并計(jì)算邊緣的功率譜密度PSD，畢竟最難的部分就是從SEM圖像中檢測(cè)到邊緣?！盡ack強(qiáng)調(diào)。

圖6：Fractilia技術(shù)測(cè)量的圖像粗糙度

計(jì)算功率譜密度（PSD）非常關(guān)鍵?！癙SD是一種統(tǒng)計(jì)粗糙邊緣的數(shù)學(xué)方法?！盡ack解釋道，“PSD給出的不僅僅是簡(jiǎn)單的數(shù)據(jù)，完整的分析中還包含低頻率下的粗糙度，以及高頻下的粗糙度有多大。所以，我們能把PSD看做是超多信息的集合，遠(yuǎn)超我們所需要的數(shù)據(jù)?！?/p>

換句話來說，之前所說的3σ的數(shù)據(jù)并不足以支撐整個(gè)線邊緣粗糙度（LER），實(shí)際工作中需要更多的數(shù)據(jù)。

“線邊緣粗糙度的表征也不應(yīng)當(dāng)只局限在平均的偏差數(shù)計(jì)算上。”東京電子美國(guó)技術(shù)研發(fā)中心的蝕刻工藝開發(fā)經(jīng)理Angélique Raley表示。

“想要了解從光刻到刻蝕底層的粗糙度傳播，更深入地理解不同頻域的線寬粗糙度是不可或缺的?！盧aley認(rèn)為，了解低，中，高頻域是否造成整個(gè)過程的粗糙度變化是識(shí)別和解決這一變化的根本的途徑和關(guān)鍵。

錯(cuò)誤的接觸

現(xiàn)在，F(xiàn)ractilia和其他一些組織正在著手解決下一個(gè)挑戰(zhàn)——接觸孔故障。

現(xiàn)在比較先進(jìn)的邏輯芯片都包含了數(shù)十億個(gè)或者更多的微型接觸點(diǎn)，如果在EUV的過程中存在任何一點(diǎn)故障，都可能誘發(fā)隨機(jī)缺陷，最可怕的就是，任何一個(gè)錯(cuò)誤的接觸，都有可能使整個(gè)芯片失效。

一個(gè)錯(cuò)誤的接觸孔可能包括一個(gè)并不需要的微連接micro bridge或者是兩個(gè)接觸孔完全合并到一起，通常我們稱之為“缺失或者錯(cuò)誤的接觸孔”。

“在45nm的工藝下，你可能知道芯片缺陷是由特定位置的設(shè)計(jì)造成的。對(duì)于EUV工藝而言，更大的挑戰(zhàn)在于，這些缺陷更加隨機(jī)。”KLA-Tencor全球客戶高級(jí)主管Neeraj Khanna認(rèn)為，“在EUV工藝中，需要更多的過程控制，才能夠控制成品率。雖然，通過調(diào)試，工程師能夠找到盡可能多的缺陷。然而，我們真正要做的是找到缺陷的根源，而不是單純找到缺陷。相對(duì)于16nm/14nm工藝而言，7nm工藝需要更小的工藝窗口。”

當(dāng)然，挑戰(zhàn)還不僅限于此。

“除了錯(cuò)誤的接觸孔。我們還需要看一下是否可以用EUV工藝來制作SAQP工藝的分割層。當(dāng)然，只要解決了各方面的問題，原本需要用到多次不同掩膜版曝光才能完成的分割層，現(xiàn)在通過EUV一次掩膜版曝光就可以實(shí)現(xiàn)。”應(yīng)用材料計(jì)量與過程控制部主任Ofer Adan認(rèn)為，“我們不僅需要檢查分割圖形的CD，還需要檢查布局。這就是所謂的邊緣放置誤差?！?/p>

以上所說的一切給Fab廠帶來了不少麻煩。

理論上，芯片制造商必須對(duì)晶圓上的每一塊芯片進(jìn)行取樣研究，尋找造成隨機(jī)缺陷的接觸孔。

但是這種工作往往是令人望而生畏的，因?yàn)閿?shù)量過于龐大，因此，這就要求行業(yè)內(nèi)必須推出一種測(cè)量工具，進(jìn)行更加快捷的測(cè)量以針對(duì)即使不是上億次也是數(shù)百萬次的檢測(cè)需求。

為此，應(yīng)用材料和ASML正在開發(fā)一種新的電子束檢驗(yàn)機(jī)臺(tái)，或者所謂的大規(guī)模的CD量測(cè)機(jī)臺(tái)。這一機(jī)臺(tái)準(zhǔn)確來說就是一個(gè)增強(qiáng)的電子束檢測(cè)系統(tǒng)，類似CD-SEM和OVL套刻精度測(cè)量機(jī)臺(tái)。

CD-SEM測(cè)量通常只能局限在比較小的范圍內(nèi)，這就使得電子束檢測(cè)的時(shí)候需要降低靈敏度才能夠發(fā)現(xiàn)芯片中的最小缺陷，所以檢測(cè)速度并不快。

兩全其美的方法則是電子束檢驗(yàn)技術(shù)，設(shè)備制造商采用電子束檢測(cè)系統(tǒng)，并在CD-SEM中加入圖像測(cè)量算法，就使得機(jī)器能夠在全局范圍內(nèi)進(jìn)行測(cè)量。

“電子束量測(cè)機(jī)臺(tái)測(cè)量的越快，在短時(shí)間內(nèi)在每個(gè)晶圓上的測(cè)量值就越多?！盙lobalFoundries的先進(jìn)工藝模組副總監(jiān)兼高級(jí)經(jīng)理Alok Vaid強(qiáng)調(diào)，“雖然這仍然屬于電子束的范疇，但是卻可以獲得更大的視野，也就意味著能夠看到的更多。當(dāng)視野的分辨率和成像技術(shù)足夠成熟，就能夠獲得更多的信息來加速測(cè)量。”

不過，至少現(xiàn)在這一工具也存在著一些局限性。它只能夠提供一部分測(cè)量數(shù)據(jù)，而不是全部的測(cè)量數(shù)據(jù)，該工具能夠同時(shí)處理數(shù)以百萬計(jì)的測(cè)量，所以，行業(yè)內(nèi)還是需要更加先進(jìn)的工具。

說在最后的話