概述
MAX9240A緊湊型解串器可用于通過50Ω同軸電纜或100Ω屏蔽雙絞線(STP)電纜與GMSL串行器進(jìn)行接口。該器件與MAX9271或MAX9273串行器配對使用。

并行輸出可編程為單輸出或雙輸出。雙輸出在每個像素時鐘周期選通輸出一半的并行字。雙輸出可與具有雙輸入功能的GMSL串行器一起使用。

該器件具有一個運(yùn)行速度為9.6kbps至1Mbps的嵌入式控制通道。通過使用控制通道，微控制器(μC)可以不受視頻時序影響，隨時對串行器/解串器和外設(shè)寄存器進(jìn)行編程。提供兩個可編程GPIO端口和一個連續(xù)采樣的GPI輸入。

為了與更長的電纜一起使用，該器件配有可編程均衡器。并行輸出端可提供可編程擴(kuò)頻。串行輸入符合ISO 10605和IEC 61000-4-2 ESD標(biāo)準(zhǔn)。內(nèi)核電源范圍為1.7V至1.9V，I/O電源范圍為1.7V至3.6V。該器件采用48引腳(7mm x 7mm) TQFN-EP封裝，引腳間距為0.5mm，工作溫度范圍為-40°C至+105°C。
數(shù)據(jù)表：*附件：MAX9240A用于同軸電纜或STP電纜的6.25MHz至100MHz、25位GMSL解串器技術(shù)手冊.pdf

應(yīng)用

• 汽車攝像頭系統(tǒng)

特性

• 非常適合攝像頭應(yīng)用
  • 與低成本50Ω同軸電纜和FAKRA連接器或100Ω STP配合使用
  • 錯誤檢測/糾正
  • I^2^C 到 I^2^C 模式下支持9.6kbps至1Mbps控制通道，具有時鐘延展功能
  • 出色的電源電流：90mA（最大值）
  • 百萬像素攝像頭的雙倍速率時鐘
  • 電纜均衡功能支持15m電纜全速運(yùn)行
  • 48引腳(7mm x 7mm) TQFN-EP封裝，引腳間距為0.5mm
• 百萬像素攝像頭的高速數(shù)據(jù)反序列化
  • 單輸出或雙輸出的串行比特率高達(dá)1.5Gbps：6.25MHz至100MHz時鐘
• 多種控制通道模式實(shí)現(xiàn)系統(tǒng)靈活性
  • UART到UART或UART到I^2^C 模式下支持9.6kbps至1Mbps控制通道
• 降低EMI和屏蔽要求
  • 并行輸出上的可編程擴(kuò)頻有助于降低EMI
  • 在串行輸入端跟蹤擴(kuò)頻
• 提供用于攝像頭上電和驗(yàn)證的外設(shè)功能
  • 內(nèi)置用于串行鏈路BER測試的PRBS檢查器
  • 串行鏈路短接在一起、短接到地、短接到電池或開路故障檢測
  • 兩個GPIO端口
  • 用于攝像頭幀同步觸發(fā)和其他用途的專用"上/下"GPI
  • 遠(yuǎn)程/在本地從睡眠模式喚醒
• 滿足嚴(yán)格的汽車和工業(yè)要求
  • 工作溫度范圍為-40°C至+105°C
  • ±10kV接觸放電和±15kV空氣放電IEC 61000-4-2 ESD保護(hù)
  • ±10kV接觸放電和±30kV空氣放電ISO 10605 ESD保護(hù)

DC電氣特性

典型操作特性

引腳配置描述

詳細(xì)說明

MAX9240A解序列化器與MAX9271或MAX9273序列化器配對時，可提供完整的工作特性集，與任何GMSL序列化器配對時，除基本功能外也具備相應(yīng)特性。

該解序列化器的最大串行比特率為1.5Gbps，適用于15米或更長的電纜，在25比特單輸出模式下，輸出時鐘最高可達(dá)100MHz；在15比特雙輸出模式下，最高可達(dá)75MHz。這種比特率和輸出靈活性支持多種顯示器，從QVGA（320 x 240）到WVGA（800 x 480）及更高分辨率，顏色深度為18比特，也支持兆像素圖像傳感器。輸入均衡功能與GMSL序列化器的預(yù)加重功能相結(jié)合，可延長電纜長度并增強(qiáng)鏈路可靠性。

控制通道使微控制器能夠?qū)π蛄谢骱徒庑蛄谢鞯募拇嫫鬟M(jìn)行編程，也可用于配置外設(shè)?？刂仆ǖ肋€用于配置和訪問GPIO。微控制器可以位于鏈路的任一端，或在使用兩個微控制器時位于兩端。有兩種控制通道操作模式可用?；灸Ｊ绞褂肐2C或GMSL UART協(xié)議，而旁路模式使用自定義UART協(xié)議。UART協(xié)議支持全雙工通信，而I2C支持半雙工通信。

擴(kuò)頻時鐘可用于降低并行輸出上的電磁干擾（EMI）。串行輸入符合ISO 10605和IEC 61000-4-2 ESD保護(hù)標(biāo)準(zhǔn)。

寄存器映射

寄存器用于設(shè)置解序列化器的工作條件，并在基本模式下通過控制通道進(jìn)行編程。解序列化器有自己的設(shè)備地址，與之配對的序列化器也有其設(shè)備地址。類似地，序列化器有自己的設(shè)備地址，解序列化器也有自己的設(shè)備地址。無論何時更改設(shè)備地址，都需將新地址同時寫入兩個設(shè)備。默認(rèn)情況下，解序列化器的設(shè)備地址由任何GMSL串行器的CXTP輸入和默認(rèn)設(shè)備地址設(shè)置為0x80（見表7）。寄存器0x00和0x01保存設(shè)備地址。

位圖

并行輸出功能和寬度取決于雙/單輸出模式（DBL）、HS/VS編碼（HVEN）、使用的糾錯方式（EDC）和總線寬度（BWS）引腳的設(shè)置。表1列出了控制引腳的映射。未使用的輸出引腳為低電平。

在雙輸出模式下，并行輸出分為兩個半寬度字，輸出速率為串行字速率的兩倍（見圖15和圖16）。解序列化器設(shè)備將像素時鐘速率從33.3MHz提升至100MHz，用于15比特雙輸出模式；從25MHz提升至75MHz，用于11比特雙輸出模式。

在單輸出模式下，設(shè)備在每個PCLKOUT周期對并行數(shù)據(jù)進(jìn)行一次時鐘采樣。解序列化器設(shè)備將像素時鐘速率從6.25MHz提升至50MHz（見圖13和圖14）。