電子發(fā)燒友網(wǎng)報道（文/黃山明）在半導(dǎo)體行業(yè)邁向3nm及以下節(jié)點的今天，光刻工藝的精度與效率已成為決定芯片性能與成本的核心要素。光刻掩模作為光刻技術(shù)的“底片”，其設(shè)計質(zhì)量直接決定了晶體管結(jié)構(gòu)的精準(zhǔn)度。

然而，隨著摩爾定律逼近物理極限，傳統(tǒng)掩模設(shè)計方法面臨巨大挑戰(zhàn)，以2nm制程為例，掩膜版上的每個圖形特征尺寸僅為頭發(fā)絲直徑的五萬分之一，任何微小誤差都可能導(dǎo)致芯片失效。對此，新思科技（Synopsys）推出制造解決方案，尤其是掩膜解決方案（Mask Solution），結(jié)合AI、GPU加速與全棧式EDA工具鏈，令人眼前一亮。

摩爾定律極限逼近，掩膜設(shè)計方案面臨巨大挑戰(zhàn)

隨著摩爾定律逼近物理極限，傳統(tǒng)掩模設(shè)計方法正面臨巨大挑戰(zhàn)。首先是復(fù)雜度爆炸，尤其是EUV光刻需疊加多層掩模，圖案密度與鄰近效應(yīng)導(dǎo)致誤差累積。而掩模缺陷可能導(dǎo)致晶圓報廢，要知道單次流片成本高達數(shù)百萬美元，如果報廢成本巨大。此外，全芯片光刻仿真需處理PB級數(shù)據(jù)，過去的傳統(tǒng)CPU計算耗時長達數(shù)周。

與此同時，過去傳統(tǒng)掩膜設(shè)計主要依賴于工程師數(shù)十年的經(jīng)驗積累，通過試錯調(diào)整圖形布局，利用光刻仿真軟件反復(fù)驗證，再通過物理掩模制造與晶圓曝光迭代優(yōu)化。

然而，當(dāng)制程節(jié)點推進至3nm時，這種盲人摸象式的開發(fā)模式正遭遇致命瓶頸。EUV光刻的極紫外光線波長僅13.5nm，其衍射效應(yīng)導(dǎo)致掩模圖形誤差呈指數(shù)級放大；High-NA EUV光刻機的視場面積縮小一半，迫使掩模尺寸翻倍至6英寸×12英寸，缺陷密度控制難度陡增；更致命的是，多重圖案化疊加產(chǎn)生的鄰近效應(yīng)，使得單個掩模層的微小偏差可能在晶圓上放大為數(shù)百納米級的電路故障。

而面對這些挑戰(zhàn)，長期以來行業(yè)主要依賴兩種路徑去解決。一是通過硬件升級提升光刻機分辨率，例如從0.33NA升級至0.55NA EUV系統(tǒng)；二是優(yōu)化掩模制造工藝，如采用光學(xué)鄰近效應(yīng)修正（OPC）對掩模版上的圖形做修正。但這些方案就好似在湍急河流中加固堤壩，始終處于被動防御狀態(tài)。

而新思科技推出了創(chuàng)新的掩膜解決方案，不再局限于局部優(yōu)化，而是構(gòu)建了一套覆蓋“設(shè)計-仿真-制造”的全流程智能系統(tǒng)，將掩模設(shè)計從經(jīng)驗驅(qū)動的試錯游戲轉(zhuǎn)變?yōu)閿?shù)據(jù)驅(qū)動的精準(zhǔn)工程。

新思科技推出創(chuàng)新掩膜解決方案

整體來看，新思科技以全流程智能化為核心，推出三大突破性方案：智能光刻仿真、數(shù)據(jù)驅(qū)動的掩模優(yōu)化、全生命周期協(xié)同。

在光刻仿真領(lǐng)域，新思的Proteus軟件與英偉達cuLitho平臺深度融合，將計算光刻工作負載從CPU遷移到H100 GPU，顯著提升效率，例如新思與臺積電、英偉達合作，通過GPU加速計算光刻，使ILT流程總耗時從過去數(shù)天CPU計算縮短至不到1天，整體效率提升15倍以上。今年有望集成機器學(xué)習(xí)并支持H200 GPU，以x86平臺為基準(zhǔn)，有望實現(xiàn)20倍的加速。

比如在3nm節(jié)點的EUV多圖案場景中，新思Proteus結(jié)合S-Litho的高精度模擬，通過GPU加速的ILT技術(shù)優(yōu)化掩膜圖案，結(jié)合機器學(xué)習(xí)輔助缺陷預(yù)測，顯著提升光刻熱點檢測精度，推動“模擬驅(qū)動設(shè)計”流程，減少傳統(tǒng)工藝中仿真與制造的脫節(jié)。

在掩模數(shù)據(jù)準(zhǔn)備環(huán)節(jié)，新思的CATS（計算機輔助拓撲系統(tǒng)）軟件憑借高可擴展架構(gòu)和優(yōu)化算法，能夠高效處理單層掩膜中數(shù)十億多邊形的龐大數(shù)據(jù)量，支持先進制程下復(fù)雜數(shù)據(jù)的分割、驗證與工程化處理，與Proteus等工具協(xié)同實現(xiàn)從設(shè)計到制造的數(shù)據(jù)無縫流轉(zhuǎn)。

并且CATS與Proteus的深度耦合，如果再加上其他工具，例如與 TCAD（半導(dǎo)體工藝和器件仿真軟件）協(xié)同，將使“虛擬掩模驗證”成為可能，實現(xiàn)從掩模設(shè)計到工藝制造的全鏈路閉環(huán)驗證。這意味著工程師可在數(shù)字孿生環(huán)境中模擬掩模制造全過程，提前暴露光刻膠涂布不均、蝕刻速率偏差等潛在問題，有望大幅降低流片后的返工率。

用 CATS 掩膜數(shù)據(jù)準(zhǔn)備（MDP，Mask Data Prep）軟件處理掩膜生產(chǎn)的數(shù)據(jù)，比如數(shù)據(jù)分割、驗證、尺寸調(diào)整等，確保數(shù)據(jù)準(zhǔn)確， CATS和 Proteus 等工具無縫對接，適合半導(dǎo)體、顯示屏（TFT）、傳感器（MEMS）等多種領(lǐng)域。

同時，新思將Proteus和S-Litho緊密集成，為開發(fā)模型提供最高的精度和可預(yù)測性，從而加快上市時間。S-Litho可以通過GPU加速的物理模擬，實時預(yù)測 EUV 曝光、蝕刻過程中的缺陷，結(jié)合AI優(yōu)化模型參數(shù)，減少昂貴的實際實驗。

全流程協(xié)同則是新思解決方案的護城河。新思的全流程協(xié)同方案通過整合掩模制造、晶圓廠工藝參數(shù)與終端測試數(shù)據(jù)（如Synopsys Fab Analytics），構(gòu)建設(shè)計-制造-測試閉環(huán)。例如，在良率異常分析中，系統(tǒng)可結(jié)合工藝仿真模型追溯掩模版圖誤差，并通過AI推薦離子束拋光參數(shù)調(diào)整方案。這種“端到端優(yōu)化”能力，將有效減少臺積電在2nm節(jié)點開發(fā)中工藝調(diào)試周期，并降低掩模相關(guān)成本。

這些技術(shù)創(chuàng)新正在重塑產(chǎn)業(yè)格局。對于芯片設(shè)計公司，新思的方案降低了3nm以下節(jié)點的開發(fā)門檻。對晶圓廠而言，掩模缺陷率的下降直接轉(zhuǎn)化為經(jīng)濟效益，每減少1%的掩模缺陷，可避免價值數(shù)千萬美元的晶圓報廢。而在宏觀層面，新思的技術(shù)路線圖與全球半導(dǎo)體產(chǎn)業(yè)的碳中和目標(biāo)深度契合，即通過優(yōu)化光刻膠用量與掩模壽命，其方案可降低單片芯片制造碳排放量，為行業(yè)ESG實踐提供可量化的路徑。

總結(jié)

在半導(dǎo)體制造的精密體系中，新思的掩膜解決方案或許不直接呈現(xiàn)在終端產(chǎn)品上，卻默默支撐著每一顆先進芯片的誕生。它是算力革命與產(chǎn)業(yè)需求碰撞的結(jié)晶，是算法創(chuàng)新與工程實踐結(jié)合的典范。從2nm到更先進的制程，從硅基芯片到新型材料，這套解決方案始終扮演著賦能者的角色，讓人類對微納世界的操控能力不斷突破極限。

當(dāng)我們驚嘆于智能手機的輕薄、數(shù)據(jù)中心的高效時，不妨記住，在那些看不見的技術(shù)深處，科技領(lǐng)先企業(yè)的隱形基礎(chǔ)設(shè)施正持續(xù)輸出著推動產(chǎn)業(yè)進步的核心力量。