概述
ADI公司早期的ADSP-BF531、ADSP-BF532和ADSP-BF533產(chǎn)品系列具備Blackfin處理器的所有簡單易用和架構(gòu)上的特性。這三個處理器全部完全引腳兼容，僅在其性能和片上存儲器方面有所不同，從而降低了風(fēng)險，并提供根據(jù)終端應(yīng)用要求進(jìn)行靈活擴展的能力。所有這三個處理器都具備低功耗以及從低成本到極高性能的可擴展性能。

ADSP-BF531是Blackfin處理器系列的低成本切入點。它實現(xiàn)了性能、外設(shè)集成和價格之間的完美平衡，非常合適用于便攜式測試設(shè)備、嵌入式調(diào)制解調(diào)器、生物特征識別和消費類音頻等大多數(shù)對成本敏感的應(yīng)用。
數(shù)據(jù)表：*附件：ADSP-BF531 ADSP-BF532 ADSP-BF533 400MHz低成本Blackfin處理器技術(shù)手冊.pdf

高集成度

• 52KB片上L1存儲器，可配置為
• 32KB L1指令存儲器SRAM/高速緩存
• 16KB L1數(shù)據(jù)存儲器SRAM/高速緩存
• 4 KB L1便箋式SRAM
• 并行外設(shè)接口，支持ITU-R 656視頻數(shù)據(jù)格式
• 兩個雙通道全雙工同步串行端口，支持八個立體聲I^2^S通道
• 12個DMA通道，支持一維和二維數(shù)據(jù)傳輸
• 存儲器控制器，提供與多組外部SDRAM、SRAM、閃存或ROM的無縫連接
• 3個定時器/計數(shù)器，支持PWM、脈寬和事件計數(shù)模式
• UART，支持IrDA?
• SPI兼容端口
• 事件處理器
• 實時時鐘
• 看門狗定時器
• 具備1至63倍倍頻能力的鎖相環(huán)
• 160焊球(12mm x 12mm)小型BGA封裝、176引腳(24mm x 24mm)LQFP封裝和169焊球(19mm x 19mm)無鉛Sparse PBGA封裝

特性

• 400MHz/800MMAC的性能可實現(xiàn)多媒體應(yīng)用中的多通道音頻和CIF視頻處理
• 具備片上內(nèi)核電壓調(diào)節(jié)功能的增強型動態(tài)電源管理可實現(xiàn)0.8V的工作電壓，從而延長便攜應(yīng)用中的電池使用壽命
• 針對數(shù)據(jù)采集應(yīng)用而優(yōu)化的外設(shè)，提供與通用轉(zhuǎn)換器的無縫連接
• 低成本且引腳和代碼兼容的系列衍生產(chǎn)品，使得在成本敏感的消費類應(yīng)用中的軟件差異化成為可能

引腳說明

ADSP - BF531/ADSP - BF532/ADSP - BF533處理器的引腳定義見表9。

復(fù)位后，所有引腳均為三態(tài)，除了那些在系統(tǒng)時鐘期間異步控制內(nèi)存的引腳，以及同步控制內(nèi)存的引腳。這些引腳由CLKOUT驅(qū)動，在系統(tǒng)時鐘之外會進(jìn)行翻轉(zhuǎn)，除非另有說明。表9中注明的所有輸出在復(fù)位期間均為三態(tài)。

如果(overline{BR})有效（無論(overline{RESET})是否置位 ），內(nèi)存引腳也為三態(tài)。所有未使用的輸入/輸出（I/O）引腳的輸入緩沖器已禁用，除了那些需要上拉或下拉的引腳，具體見表中說明。

為了保持最大功能和減少封裝尺寸及引腳數(shù)量，一些引腳具有雙重復(fù)用功能。在引腳功能可配置的情況下，默認(rèn)狀態(tài)以普通字體顯示，備用功能以斜體顯示。

測試條件

本數(shù)據(jù)手冊中出現(xiàn)的所有定時參數(shù)均在本節(jié)所述條件下測量。圖45展示了交流測量（輸出使能/禁用除外 ）的測量點。測量點(V_{MEAS})，對于(V_{DDEXT})（標(biāo)稱值 ） = 3.3V時為0.95V，對于(V_{DDEXT})（標(biāo)稱值 ） = 1.8V時為1.5V，對于(V_{DDEXT})（標(biāo)稱值 ） = 2.5V時為1.5V 。

輸出使能時間測量

當(dāng)輸出引腳從高阻抗?fàn)顟B(tài)轉(zhuǎn)變?yōu)殚_始驅(qū)動時，視為輸出引腳被使能。

輸出使能時間(t_{ENA})是從參考信號達(dá)到高電平或低電平，到輸出開始驅(qū)動的時間間隔，如圖46右側(cè)所示。

時間(t_{ENA_MEASURED})是參考信號切換到輸出電壓達(dá)到(V_{TRIP})（高 ）或(V_{TRIP})（低 ）的時間間隔。

對于(V_{DDEXT})（標(biāo)稱值 ） = 1.8V，(V_{TRIP})（高 ） = 1.3V，(V_{TRIP})（低 ） = 0.7V 。

對于(V_{DDEXT})（標(biāo)稱值 ） = 2.5V/3.3V，(V_{TRIP})（高 ） = 2.0V，(V_{TRIP})（低 ） = 1.0V 。

時間(t_{TRIP})是輸出從開始驅(qū)動到輸出電壓達(dá)到(V_{TRIP})（高 ）或(V_{TRIP})（低 ）的時間間隔。

(t_{ENA})按以下公式計算：

如果多個引腳（如數(shù)據(jù)總線）被使能，測量值為第一個開始驅(qū)動的引腳的值。
圖46. 輸出使能/禁用

輸出禁用時間測量

當(dāng)輸出引腳停止驅(qū)動并進(jìn)入高阻抗?fàn)顟B(tài)時，視為輸出引腳被禁用。

輸出禁用時間(t_{DIS})是輸出高電平或低電平開始從測量值下降(Delta V)的時間，它取決于電容負(fù)載(C_{L})和負(fù)載電流(I_{L}) 。此下降時間可通過以下公式近似計算：

時間(t_{DIS_MEASURED})和(t_{DECAY})如圖45左側(cè)所示。

示例系統(tǒng)保持時間計算

要確定特定系統(tǒng)中的數(shù)據(jù)輸出保持時間，首先使用上述公式計算(t_{DECAY}) 。選擇(Delta V)為處理器輸出電壓與所需保持時間的設(shè)備輸入閾值之間的差值。(C_{L})是總總線電容（每條數(shù)據(jù)線 ），(I_{L})是總泄漏或三態(tài)電流（每條數(shù)據(jù)線 ）。保持時間為(t_{DECAY})加上各種輸出禁用時間，如第27頁“定時規(guī)格”中指定的時間（例如SDRAM寫周期中的(t_{DSWAT}) ，見第30頁“SDRAM接口定時” ）。

(t_{DECAY})在測試負(fù)載(C_{L})和(I_{L}) 下計算，對于(V_{DDEXT})（標(biāo)稱值 ） = 1.8V，(Delta V)等于0.1V；對于(V_{DDEXT})（標(biāo)稱值 ） = 3.3V，(Delta V)等于0.5V 。

時間(t_{DEC_MEASURED})是參考信號切換到輸出電壓從測量輸出高電平或輸出低電平下降(Delta V)的時間間隔。