1.概述

PC7044 是一款高性能雙環(huán)路的整數(shù)時(shí)鐘抖動(dòng)消除器，可以為具有并行或串（JESD204B 型）接口的高速數(shù)據(jù)轉(zhuǎn)換器執(zhí)行參考時(shí)鐘選擇和超低噪聲頻率的生成。PC7044 具有兩個(gè)整數(shù)模式的PLL 和重疊的片上VCO，具有較寬的調(diào)諧范圍，SPI 可選。該設(shè)備旨在滿足GSM 和LTE 基站設(shè)計(jì)的要求，并提供寬范圍的時(shí)鐘管理和分配功能，用來(lái)簡(jiǎn)化基帶和無(wú)線網(wǎng)卡時(shí)鐘樹(shù)設(shè)計(jì)。PC7044 采用QFN68 封裝，提供14 個(gè)低噪聲和可配置的輸出，用來(lái)提供與許多不同組件接口的靈活性，包括數(shù)據(jù)轉(zhuǎn)換器、現(xiàn)場(chǎng)可編程門陣列（FPGA）和混頻器本地振蕩器（LO）。

2.特性

超低 RMS抖動(dòng)： 80fs RMS Jitter (12kHz到 20MHz) @245.76 MHz

底噪： -161dBc/Hz@245.76 MHz

PLL2可提供多達(dá) 14路 LVDS、 LVPECL或 CML類型的設(shè)備時(shí)鐘（DCLK）

最大 CLKOUT/CLKOUTx和 SCLKOUT/SCLKOUTx頻率高達(dá) 3200MHz

JESD204B兼容系統(tǒng)參考時(shí)鐘（SYSREF）脈沖

25ps模擬和?VCO周期數(shù)字延遲，可在 14個(gè)時(shí)鐘輸出通道中的每一個(gè)上獨(dú)立編程

SPI可編程相位噪聲與功耗

SYSREF有效中斷以簡(jiǎn)化 JESD204B同步窄帶雙核VCO

最多 2個(gè)緩沖壓控振蕩器（VCXO）輸出

LVDS、 LVPECL、 CMOS和 CML模式下最多 4個(gè)時(shí)鐘輸入

保持輸出頻率的頻率保持模式

信號(hào)丟失（LOS）檢測(cè)和無(wú)瞬斷參考時(shí)鐘切換

4個(gè) GPIO報(bào)警/狀態(tài)指示器，用于確定系統(tǒng)的健康狀態(tài)

外部 VCO輸入，支持高達(dá) 3200MHz

車載調(diào)節(jié)器可實(shí)現(xiàn)出色的電源抑制比

3.應(yīng)用

? JESD204B時(shí)鐘生成

?蜂窩基礎(chǔ)設(shè)施（多載波 GSM、 LTE、 W-CDMA）

?數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘

?微波基帶卡

?相控陣參考時(shí)鐘分布

審核編輯 黃宇