來源：數(shù)字站

本文參考B站尤老師JESD204B視頻，圖片來自JESD手冊或者ADI/TI官方文檔。

01對比LVDS與JESD204

JESD204B是邏輯器件和高速ADC/DAC通信的一個串行接口協(xié)議，在此之前，ADC/DAC與邏輯器件交互的接口大致分為如下幾種。

低速串行接口（I2C、SPI）、低速并行接口（包含時鐘信號和并行數(shù)據(jù)信號，例如AD9226、AD9280等）、LVDS接口（在低速并行接口的基礎(chǔ)上將數(shù)據(jù)線和時鐘線變?yōu)椴罘中盘?，速度可以達到幾百MHz）、最后演變?yōu)镴ESD204高速串行總線。

前兩種接口的ADC和DAC比較常見，不管是單片機還是FPGA，都使用的比較多，不再贅述。接下來講解LVDS接口的劣勢，為什么高速ADC會演變?yōu)镴ESD204。

首先是PCB布局布線的難度，如下所示，相同的16位DAC，LVDS接口需要使用16對差分數(shù)據(jù)線，而JESD204B接口只需要使用4對差分線（帶寬與LVDS接口一致）。

圖1 數(shù)據(jù)線的差別

上述兩種接口的PCB布線如下所示，由于數(shù)據(jù)線之間還要嚴格等長，LVDS需要使用4層布線，而JESD204B只需要一層布線即可。

圖2 PCB布線

同時由于芯片數(shù)據(jù)引腳減少，芯片的尺寸也可以做得更小，縮減PCB的面積，如下所示。

圖3 芯片面積縮小

LVDS接口的時序如下圖所示，在時鐘信號的邊沿采集并行數(shù)據(jù)總線的狀態(tài)，容易引起信道偏斜。要求各數(shù)據(jù)線之間嚴格等長，在時鐘邊沿能夠穩(wěn)定采集所有數(shù)據(jù)線的狀態(tài)，在使用LVDS接口的器件時，一般都需要去通過idelaye去調(diào)節(jié)時鐘和數(shù)據(jù)線的相位關(guān)系。

但如果數(shù)據(jù)線之間本身就沒有對齊，當時鐘頻率較高時，整個系統(tǒng)很可能調(diào)試不出結(jié)果。鐘頻率越高，數(shù)據(jù)線對齊的要求越嚴格，時鐘頻率增加到某些值時，PCB走線可能已經(jīng)無法完成對齊。

圖4 LVDS接口的時序

JESD204接口是在高速Serdes的基礎(chǔ)上封裝得到的，因此數(shù)據(jù)傳輸?shù)脑硎且粯拥摹Ｈ缦聢D所示，JESD204接口并沒有隨路時鐘信號，接收端通過CDR技術(shù)去調(diào)節(jié)參考時鐘和數(shù)據(jù)之間的相位關(guān)系，每路串行數(shù)據(jù)均有對應(yīng)CDR，各組數(shù)據(jù)線的PCB走線之間不需要等長對齊。

圖5 JESD204接口接收數(shù)據(jù)時序

當然JESD204相對于LVDS也是有劣勢的，JESD204并不能取代LVDS。由于JESD204的接收端需要鎖相環(huán)給CDR提供參考時鐘，因此JESD204的功耗一般會比LVDS高。

圖6 JESD204與LVDS接口功耗

另外JESD204的接收端有緩沖器來實現(xiàn)多通道數(shù)據(jù)同步，數(shù)據(jù)傳輸延遲也會比LVDS大很多，因此在一些對延時比較敏感的系統(tǒng)中，可能還是得使用LVDS。

02JESD204的結(jié)構(gòu)

JESD204從發(fā)布開始至今有四個版本，分別為JESD204、JESD204A、JESD204B、JESD204C，目前使用最多的是JESD204B，各個版本之間的差異如下所示。

表1 各個版本的功能

其中支持確定性延遲是JESD204B的特點，JESD204B鏈路的確定性延遲定義為串行數(shù)據(jù)從發(fā)送器(ADX或FPGA)的并行幀數(shù)據(jù)輸入傳播至接收器(DAC或接收端FPGA)并行幀數(shù)據(jù)輸出所需的時間。

圖7 鏈路延遲

JESD204包含3種工作模式，如下所示。其中子類0是JESD204A的工作模式，不支持確定性延遲。子類1通過sysref和sync實現(xiàn)確定性延遲，子類2通過sync實現(xiàn)確定性延遲。子類1的結(jié)構(gòu)最為復(fù)雜，也是JESD204B使用最廣泛的模式。

圖8 子類的連接方式

子類1的框圖如下所示，時鐘芯片同時給發(fā)送端和接收端提供sysref和Device Clock，接收端和發(fā)送端通過sysref去產(chǎn)生與Device Clock同步的幀時鐘和多幀時鐘LMFC。在鏈路建立階段接收端通過拉低SYNC信號，去同步多l(xiāng)ane數(shù)據(jù)，具體細節(jié)在后文的JESD204B確定性延遲章節(jié)進行講解。

圖9 子類1的結(jié)構(gòu)

上圖的發(fā)送端可以是ADC或者FPGA，接收端可以是FPGA或者DAC，從而實現(xiàn)ADC或者DAC與FPGA的數(shù)據(jù)傳輸。不管是發(fā)送端還是接收端，主要包含Transport Layer、Scrambler、Link Layer、Physical Layer等幾部分。

物理層包含了完成高速并/串轉(zhuǎn)換的SDRDES 模塊，時鐘及時鐘數(shù)據(jù)恢復(fù)模塊（CDR），也規(guī)定了接口的物理電器特性如下表所示。

表2 接口的物理電器特性

Link Layer主要包括8B10B編解碼、數(shù)據(jù)鏈路的建立（幀和通道對齊）、使用符號位鏈路監(jiān)控。鏈路建立的過程如下所示，具體實現(xiàn)在后文與確定性延時一起講解。

圖10 鏈路建立

加擾(Scrambler) 用于去除數(shù)據(jù)相關(guān)性，例如各個幀同時發(fā)送相同的數(shù)據(jù)，從而減小造成的系統(tǒng)干擾和減小電磁兼容性問題。加擾多項式為X15+X14+1，對應(yīng)框圖如下所示。

圖11 加擾多項式

傳輸層（Transport Layer）的功能是將AD/DA的采集到的數(shù)據(jù)映射到非擾碼的八字結(jié)的過程。如下圖是一個傳輸層，需要理解一些參數(shù)的含義。

L：每顆ADC或者DAC芯片的高速收發(fā)器數(shù)量。

M：每顆芯片包含ADC或DAC通道數(shù)量。

F：每個高速收發(fā)器的每個frame包含幾個字節(jié)的數(shù)據(jù)。

S：每個frame周期內(nèi)芯片的采樣點個數(shù)。

CS：每個采樣點含有多少bit控制位。

圖12 傳輸層

上圖表示該芯片包含8路（M=8）分辨率為11（N=11）的ADC，8路ADC的數(shù)據(jù)通過4路（L=4）高速收發(fā)器傳輸，每個采樣點包含2位（CS=2）控制位。

ADC每個采樣點的數(shù)據(jù)需要經(jīng)過兩個時鐘才能輸出，因此在計算高速收發(fā)器線速率時，ADC分辨率其實可以等效為16位。

假設(shè)ADC采樣率為X，則單個時鐘ADC的采樣數(shù)據(jù)為XM16bit，然后需要經(jīng)過8B10B編碼，編碼后的數(shù)據(jù)量為(XM16)/0.8bit = XM20bit，最后通過4路高速收發(fā)器輸出，每路高速收發(fā)器的線速率為XM20/4 = XM5bps。

當采樣率為100MHz時，每路收發(fā)器線速率為100M85=4000Mbps。

ADS42JB49的傳輸層如下圖所示，2路14位ADC通過4路高速收發(fā)器傳輸數(shù)據(jù)，通過上述方式計算每路高速收發(fā)器線速率為X216/0.8/4=X*10bps。

圖13 ADS42JB49的傳輸層

下文著重講解JESD204B子類1的數(shù)據(jù)鏈路建立過程和確定性延時相關(guān)知識。