概述
AD9517-3提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，并且片內(nèi)集成鎖相環(huán)(PLL)和電壓控制振蕩器(VCO)。片內(nèi)VCO的調(diào)諧頻率范圍為1.75 GHz至2.25 GHz。也可以使用高達2.4 GHz的外部VCO/VCXO。
數(shù)據(jù)表：*附件：AD9517-3 12路輸出時鐘發(fā)生器，集成2.0GHz VCO技術(shù)手冊.pdf

AD9517-3具有出色的低抖動和相位噪聲特性，可極大地提升數(shù)據(jù)轉(zhuǎn)換器的性能，并且也有利于其它相位噪聲和抖動要求嚴(yán)苛的應(yīng)用。

AD9517-3具有四路LVPECL輸出（分為兩對）和四路LVDS輸出（分為兩對）?？梢詫⒚柯稬VDS輸出重新配置為兩路CMOS輸出。LVPECL輸出的工作頻率達1.6 GHz，LVDS輸出的工作頻率達800 MHz，CMOS輸出的工作頻率達250 MHz。

對于需要附加輸出，晶振基準(zhǔn)輸入，零延遲或EEPROM以便在啟動時自動配置的應(yīng)用，可以使用AD9520和AD9522。 此外，AD9516和AD9518與AD9517相似，但輸出組合不同。

每對輸出均有分頻器，其分頻比和粗調(diào)延遲（或相位）均可以設(shè)置。LVPECL輸出的分頻范圍為1至32。LVDS/CMOS輸出的分頻范圍最高可達1024。

AD9517-3提供48引腳LFCSP封裝，可以采用3.3 V單電源供電。采用外部VCO時，需要更寬的電壓范圍, 可通過將電荷泵電源(VCP)與5.5 V電壓相連來實現(xiàn)。獨立的LVPECL電源可以為2.5 V至3.3 V（標(biāo)稱值）。

AD9517-3的額定工作溫度范圍為?40°C至+85°C標(biāo)準(zhǔn)工業(yè)溫度范圍。

應(yīng)用

• 低抖動、低相位噪聲時鐘分配
• 10/40/100 Gb/s網(wǎng)絡(luò)線路卡，包括SONET、同步以太網(wǎng)、OTU2/3/4
• 前向糾錯(G.710)
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘
• 高性能無線收發(fā)器
• 自動測試設(shè)備(ATE)和高性能儀器儀表

框圖

特性

• 低相位噪聲鎖相環(huán)(PLL)
  • 片內(nèi)VCO的調(diào)諧頻率范圍為1.75 GHz至2.25 GHz
  • 可選外部VCO/VCXO，最高達2.4 GHz
  • 1路差分或2路單端參考輸入
    參考監(jiān)控功能
  • 自動恢復(fù)和手動參考
    • 切換/保持模式
  • 支持最高250 MHz的LVPECL、LVDS或CMOS基準(zhǔn)
    可編程PFD路徑延遲
  • 可選數(shù)字或模擬鎖定檢測
• 上電時所有輸出自動同步
• 提供手動輸出同步
• 采用48引腳LFCSP封裝
• 2對1.6 GHz LVPECL輸出
  • 每對輸出共用1至32分頻器和粗調(diào)相位延遲
  • 加性輸出抖動：225 fs均方根值
  • 通道間偏斜成對輸出小于10 ps
• 2對800 MHz LVDS時鐘輸出
  • 每對輸出共用兩個1至32級聯(lián)分頻器和粗調(diào)相位延遲
  • 加性輸出抖動：275 fs均方根值
  • 可以精調(diào)每路LVDS輸出的延遲(Δt)
  • 可以將每路LVDS輸出重新配置為兩路250MHz CMOS輸出

時序圖

引腳配置描述

典型性能特征

鎖相環(huán)(PLL)
AD9517集成了片內(nèi)鎖相環(huán)（PLL）和片內(nèi)壓控振蕩器（VCO） 。PLL模塊可與片內(nèi)VCO配合，構(gòu)建完全鎖相的環(huán)路；也可與外部VCO或壓控晶體振蕩器（VCXO）聯(lián)用。PLL需要一個外部環(huán)路濾波器，該濾波器通常由少量電容和電阻構(gòu)成。環(huán)路濾波器的配置和元件，有助于確立PLL的環(huán)路帶寬和穩(wěn)定性。

AD9517的PLL可用于從輸入?yún)⒖碱l率生成時鐘頻率，這包括將參考頻率轉(zhuǎn)換為更高頻率，以便后續(xù)分頻和分配。此外，PLL還可用于濾除輸入抖動，抑制噪聲參考信號的相位噪聲。PLL的確切參數(shù)和鎖定動態(tài)特性因應(yīng)用而異。AD9517的PLL具備高度靈活性和深度，使其能夠在多種不同應(yīng)用和信號環(huán)境中發(fā)揮作用。

PLL的配置

AD9517允許對PLL進行靈活配置，以適配各種參考頻率、鑒頻鑒相器（PFD）比較頻率、VCO頻率（內(nèi)部或外部VCO/VCXO ）以及鎖相環(huán)動態(tài)特性。這通過多種設(shè)置來實現(xiàn)，包括R分頻器、N分頻器、PFD極性（僅適用于外部VCO/VCXO ）、防反沖脈沖寬度、電荷泵電流、內(nèi)部VCO或外部VCO/VCXO的選擇，以及環(huán)路帶寬。這些設(shè)置通過可編程寄存器進行管理，同時也與外部環(huán)路濾波器的設(shè)計相關(guān)。

PLL的成功運行和良好性能，在很大程度上依賴于PLL設(shè)置的正確配置。外部環(huán)路濾波器的設(shè)計對PLL的正常運行至關(guān)重要。深入理解PLL理論和設(shè)計有助于優(yōu)化性能。ADIsimCLK?（V1.2或更高版本）是一款免費程序，可輔助進行AD9517的設(shè)計，探索其功能特性，并設(shè)計PLL環(huán)路濾波器，可在www.analog.com/clocks獲取。

鑒頻鑒相器（PFD）

PFD接收來自R計數(shù)器和N計數(shù)器的輸入信號，并產(chǎn)生與二者相位和頻率差成比例的輸出。PFD包含一個可編程延遲元件，用于控制防反沖脈沖寬度。該脈沖可確保PFD傳輸功能中不存在死區(qū)，并將參考雜散降至最低。防反沖脈沖寬度由寄存器0x017[1:0]設(shè)置。

需要注意的是，PFD存在允許的最大頻率限制，該限制又由防反沖脈沖設(shè)置決定。防反沖脈沖設(shè)置在表2的鑒頻鑒相器參數(shù)中有詳細說明。