本教程重點(diǎn)

存儲器簡介。

介紹 SDRAM 的工作原理。

詳細(xì)講解SDRAM 控制的Verilog 實(shí)現(xiàn)方法。

PLL IP和FIFO IP 的調(diào)用，計(jì)數(shù)器設(shè)計(jì)，按鍵邊沿捕獲，數(shù)碼管控制。

完成SDRAM控制器應(yīng)用的完整案例。

Signal Tap 調(diào)試方法。

準(zhǔn)備工作

硬件平臺 ：DE10-Standard 開發(fā)板（DE2-115、DE1-SOC、DE25-Standard、DE10-Lite、DE0-CV、TSP、DE2i-150開發(fā)板也支持）

開發(fā)和調(diào)試工具：Quartus18.1

功能模塊概述

按鍵KEY0復(fù)位。

按鍵KEY1觸發(fā)寫，將計(jì)數(shù)器產(chǎn)生的0到255的數(shù)據(jù)寫到FIFO寫模塊里面，繼而寫到SDRAM 器件里面。

按鍵KEY2觸發(fā)讀，SDRAM的數(shù)據(jù)先讀到FIFO讀模塊中，然后通過每按一次KEY2從FIFO讀模塊里面取出一個(gè)數(shù)據(jù)顯示到數(shù)碼管上面。

該實(shí)驗(yàn)的功能基本框圖如下：

top文件解析：參考08-SDRAM控制器的設(shè)計(jì)——top文件代碼解析 （后續(xù)發(fā)布）

SDRAM 控制器模塊：該模塊是本實(shí)驗(yàn)的重點(diǎn)，參考

04-SDRAM控制器的設(shè)計(jì)——control_interface.v代碼解析（后續(xù)發(fā)布）

05-SDRAM控制器的設(shè)計(jì)——command.v代碼解析（后續(xù)發(fā)布）

06-SDRAM控制器的設(shè)計(jì)——異步FIFO的調(diào)用（后續(xù)發(fā)布）

07-SDRAM控制器的設(shè)計(jì)——Sdram_Control.v代碼解析（后續(xù)發(fā)布）

讀寫控制模塊：參考08-SDRAM控制器的設(shè)計(jì)——按鍵的處理（邊沿捕獲電路、硬件消抖、Verilog消抖電路）（后續(xù)發(fā)布）

七段數(shù)碼管控制模塊：參考之前已有的推文基于FPGA的貪吃蛇游戲設(shè)計(jì)（二）——數(shù)碼管驅(qū)動模塊

引腳分配

下面給出的是DE10-Standard 開發(fā)板對應(yīng)的引腳分配，若是移植到DE1-SOC或者是DE2-115等其他開發(fā)板時(shí)，需要修改工程器件和引腳分配。

源碼下載

DE10-Standard 工程鏈接:

https://pan.baidu.com/s/1OVFt5hH862q8BSswYwbOEg

提取碼: ms3q

工程源碼含詳盡的中文注解。

備注

關(guān)于SDRAM基礎(chǔ)知識請參考

02-SDRAM控制器的設(shè)計(jì)——SDRAM簡介（后續(xù)發(fā)布）

03-SDRAM控制器的設(shè)計(jì)——解讀IS42R16320D的數(shù)據(jù)手冊（后續(xù)發(fā)布）