先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 1 混合鍵合技術(shù)（上）

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 2 混合鍵合技術(shù)（下）

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 3 Chiplet 異構(gòu)集成（上）

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 4 Chiplet 異構(gòu)集成（下）

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 5 TSV 異構(gòu)集成與等效熱仿真

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 6 扇出型晶圓級封裝（FOWLP）

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 7 扇出型板級封裝（FOPLP）

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 8 3D封裝與TSV技術(shù)

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 9 堆疊封裝（PoP）技術(shù)

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 10 2.5D封裝與異構(gòu)集成技術(shù)

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 11 SiP 系統(tǒng)級封裝

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 12 表面貼裝技術(shù) SMT

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 13 倒裝封裝 Flip Chip

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 14 光電共封技術(shù)（CPO） （上）

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 15 光電共封技術(shù)（CPO） （下）

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 16 硅橋技術(shù)（Si Bridge）（上）

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 17 硅橋技術(shù)（Si Bridge）（下）

先進(jìn)封裝技術(shù)（Semiconductor Advanced Packaging） - 18 TGV 玻璃通孔技術(shù)

HBM的結(jié)構(gòu)

當(dāng)代電子計(jì)算機(jī)的性能表現(xiàn)依賴于 CPU 和 DRAM 的協(xié)同配合，在計(jì)算機(jī)架構(gòu)中，計(jì)算處理單元根據(jù)指令從內(nèi)存中讀取數(shù)據(jù)，完成計(jì)算處理后將數(shù)據(jù)存回內(nèi)存。目前主流 CPU 的主頻高達(dá) 5GHz，而 DRAM內(nèi)存性能取決于電容充放電速度以及 DRAM 與 CPU之間的接口帶寬。在高性能計(jì)算、數(shù)據(jù)中心、AI 應(yīng)用中，頂級高算力芯片的數(shù)據(jù)吞吐量峰值在數(shù)百TB/s級別，但主流 DRAM 內(nèi)存或顯存帶寬一般為幾GB/s到幾十GB/s量級，與TB/s量級還有較大差距。DRAM 內(nèi)存帶寬已經(jīng)成為了制約計(jì)算機(jī)性能發(fā)展的重要瓶頸，即所謂阻礙性能提升的內(nèi)存墻。

HBM 堆疊結(jié)構(gòu)如上圖所示，包含多層 DRAM 芯片和一層基本邏輯芯片。4層或8層甚至更多層數(shù)的 DRAM 芯片以堆疊形式整合在一起，不同 DRAM 芯片之間以及 DRAM 芯片與邏輯芯片之間用 TSV 和微凸塊技術(shù)實(shí)現(xiàn)通道連接。每個(gè) HBM DRAM 芯片可通過多達(dá) 8 條通道與外部相連，每個(gè)通道可單獨(dú)訪問1 組 DRAM 陣列，通道間訪存相互獨(dú)立。邏輯芯片可控制 DRAM 芯片，并提供與控制器芯片連接的接口，主要包括測試邏輯模塊和 PHY 模塊，其中 PHY 接口通過中間介質(zhì)層與 CPU/GPU/SoC 直接高速連通，直接存取端口提供 HBM 中多層 DRAM 芯片的測試通道。中間介質(zhì)層通過微凸塊連接到封裝基板，從而形成 SiP 系統(tǒng)。

HBM 堆棧沒有以外部互連線的方式與信號處理器芯片連接，而是通過中間介質(zhì)層緊湊而快速地連接，同時(shí) HBM 內(nèi)部的不同 DRAM 采用 TSV 實(shí)現(xiàn)信號縱向連接，HBM 具備的特性幾乎與片內(nèi)集成的RAM 存儲器一樣。

HBM 具有可擴(kuò)展更大容量的特性。HBM 的單層DRAM芯片容量可擴(kuò)展。HBM通過4層、8層以至12層堆疊的 DRAM 芯片，可實(shí)現(xiàn)更大的存儲容量。HBM可以通過 SiP 集成多個(gè) HBM 疊層 DRAM 芯片，從而實(shí)現(xiàn)更大的內(nèi)存容量。

HBM 由于采用了 TSV 和微凸塊技術(shù)，DRAM 裸片與處理器間實(shí)現(xiàn)了較短的信號傳輸路徑以及較低的單引腳I/O速度和I/O電壓，使 HBM 具備更好的內(nèi)存功耗能效特性。

HBM 將原本在 PCB 板上的DDR 內(nèi)存顆粒和 CPU 芯片一起全部集成到SiP 里，因此 HBM 在節(jié)省產(chǎn)品空間方面也更具優(yōu)勢。

從 HBM1 到 HBM4 的技術(shù)發(fā)展

2013 年 10 月，JEDEC 發(fā)布了第一個(gè) HBM 標(biāo)準(zhǔn)JESD235。JESD235 標(biāo)準(zhǔn)定義了具有 1024bit 接口和單引腳 1Gbit/s 數(shù)據(jù)速率的 HBM1 存儲芯片，該芯片堆疊了 2個(gè)或4個(gè) DRAM，HBM1 堆疊 DRAM 架構(gòu)如下圖所示，在基本邏輯芯片上，每個(gè) DRAM 芯片具有 2個(gè)128bit 通道，共有8個(gè)陣列（B0~B7），最多支持 8個(gè)128bit 通道（CH0~CH7），總帶寬為128GB/s。每個(gè)通道實(shí)質(zhì)上是具有 2n 預(yù)取架構(gòu)的 128 bit DDR 存儲器接口，主要包括128 bit數(shù)據(jù)、8 bit 行命令地址和 6bit 列命令地址、源同步時(shí)鐘、校驗(yàn)、數(shù)據(jù)屏蔽等信號，還包括復(fù)位、IEEE1500 測試端口和電源等公共信號。訪存的讀、寫操作過程基本與DDR存儲器芯片相同。HBM1 芯片具備半獨(dú)立的行、列命令接口，支持讀、寫命令與其他命令并行執(zhí)行，增加了命令接口帶寬，提高了訪存性能。

2014年，SK Hynix 與 AMD 聯(lián)合開發(fā)了全球首款 HBM 產(chǎn)品。HBM1 的工作頻率約為 1600Mbps，漏極電源電壓為 1.2V，芯片密度為 2Gb。HBM1 的帶寬高于 DDR4和GDDR5 產(chǎn)品，同時(shí)以較小的外形尺寸消耗較低的功率，更能滿足 GPU 等帶寬需求較高的處理器。AMD 采用 HBM1 構(gòu)建了其GPU 系統(tǒng)封裝和 RadeonR9Fury/R9Nano 視頻卡。

2018 年 11 月，JEDEC 在 JESD235A 的基礎(chǔ)上發(fā)布了 JESD235B 標(biāo)準(zhǔn)，即HBM2 技術(shù)。HBM2 充分融入了I/O高帶寬存儲技術(shù)、TSV工藝，支持最多12層的TSV堆疊，單片容量達(dá)到 16Gbit，使用 1024bit 總線，分成 8個(gè)相互獨(dú)立的 128bit 通道，單引腳數(shù)據(jù)速率提升到 2.4Gbit/s，總帶寬達(dá)到 307GB/s。HBM2 可以在全帶寬下支持 2層、4層、8層和12層的 TSV堆棧，從而使系統(tǒng)在容量要求方面具有靈活性，堆棧容量為1GB和24GB。

相對于 SK Hynix 主導(dǎo)研發(fā)的 HBM1 存儲芯片，三星、鎂光等公司也都推出HBM2產(chǎn)品，且三星更為領(lǐng)先。

2020 年 1 月，JEDEC 更新發(fā)布 HBM 技術(shù)標(biāo)準(zhǔn)JESD235C，并于 2021 年 2 月更新為 JESD235D，以支持增加的帶寬和容量，即 HBM2E。按照HBM2E 技術(shù)規(guī)范，單片最大容量為 16Gbit，支持 2層、4層、8層和12層的 TSV 堆棧，無標(biāo)準(zhǔn)高度限制，最大堆棧容量為 24GB，單引腳的數(shù)據(jù)傳輸速率提升到 3.2Gbit/s，匹配 1024bit 總線，單堆棧理論最大帶寬為410GB/s。

2020 年，三星推出 Flashbolt HBM2E 內(nèi)存，堆疊 8個(gè) 16Gbit DRAM 芯片，使用 TSV 技術(shù)實(shí)現(xiàn) 8 芯片堆棧配置互連。

2022 年 1 月，JEDEC 發(fā)布了 HBM3 高帶寬內(nèi)存標(biāo)準(zhǔn) JESD238，即第四代 HBM 技術(shù)。HBM3在帶寬、通道、存儲密度、可靠性、能效等層面進(jìn)行了擴(kuò)充升級。定義了高達(dá) 6.4Gbit/s的數(shù)據(jù)傳輸速率，相當(dāng)于819GB/s。將獨(dú)立通道的數(shù)量從 HBM2 的8個(gè)增加到16個(gè)。支持4層、8層和12層 TSV 堆棧，并為未來擴(kuò)展至 16層TSV堆棧做好了準(zhǔn)備，支持8~32Gbit的單層存儲容量，堆棧容量為 4~64GB。HBM3 引入了 ECC 技術(shù)，支持實(shí)時(shí)錯(cuò)誤報(bào)告，滿足更高級平臺的可靠性、可用性和可維護(hù)性需求。I/O電壓降低至1.1V，能效進(jìn)一步提升。

在 HBM3標(biāo)準(zhǔn)推出前，SK Hynix 就推出了 HBM3內(nèi)存。SK Hynix 在 2021 年 10 月開發(fā)出全球首款 HBM3，容量是 HBM2E 的1.5倍，由 12個(gè) DRAM 芯片堆疊成，總封裝高度相同，適用于AI、HPC等容量密集型應(yīng)用。如下圖所示，Nvida H100 是世界上第一個(gè)正式使用 HBM3 技術(shù)的芯片。

目前，JEDEC 即將發(fā)布 HBM4 標(biāo)準(zhǔn)，與 HBM3 相比，HBM4 將每個(gè)堆棧的通道數(shù)增加一倍，并且物理占用空間更大。為了支持設(shè)備兼容性，該標(biāo)準(zhǔn)確保單個(gè)控制器可以在需要時(shí)同時(shí)與 HBM3 和 HBM4 配合使用。不同的配置將需要不同的中介層來適應(yīng)不同的封裝。HBM4 將指定 24 Gb 和 32 Gb 層，并可選擇支持 4 層、8 層、12 層和 16 層 TSV 堆棧。

HBM 的迭代和制造已經(jīng)開啟競速模式。有消息稱，為了配合英偉達(dá)的新品發(fā)布節(jié)奏，SK Hynix 原計(jì)劃 2026 年量產(chǎn)的 HBM4，將提前至 2025 年下半年量產(chǎn)，采用臺積電 3nm 制程。三星也被傳出計(jì)劃在 2025 年年底完成 HBM4 開發(fā)后立即開始大規(guī)模生產(chǎn)，目標(biāo)客戶包括微軟和Meta。

HBM 3D 封裝仿真

下圖所示為 CASE 中模擬的單個(gè) 3D 堆疊封裝 HBM。有 12 個(gè) DRAM 芯片堆疊在邏輯芯片的頂部?；A(chǔ)邏輯芯片頂部有模塑料，圍繞著 12 個(gè) DRAM 芯片堆棧，單個(gè) HBM 通過 C4 凸塊或帶有底部填充的銅柱微凸塊連接到有機(jī)基板上。有機(jī)基板具有多層有機(jī)堆積膜和 Cu 層，BGA 焊球位于有機(jī)基板的底部，用于 PCB 表面貼裝。

穩(wěn)態(tài)熱仿真使用 Cadence 的 Celsius Electronic Cooling 工具進(jìn)行設(shè)置和執(zhí)行。

如下圖所示，邏輯芯片尺寸為 15×15 mm，在長度和寬度上比 HBM 芯片尺寸大 5 mm。HBM 芯片堆棧僅略微遠(yuǎn)離邏輯芯片頂部的中心。TIM 材料直接連接到 HBM 芯片堆棧頂部的裸芯片上，并連接到頂部的冷板上。

如下圖所示，邏輯芯片的總功耗為 47 W，HBM 內(nèi)核芯片堆棧的總功耗為 15 W，因此封裝的總功耗為 62 W。

邊界條件根據(jù)幾何頂部和底部表面的有效傳熱系數(shù)設(shè)置，考慮到液體冷卻，冷板頂部的有效傳熱系數(shù)為 5000 W/m2K，液體入口溫度為 32度，基板底部為 10 W/m2K。

熱仿真有助于定位邏輯芯片內(nèi)部的熱點(diǎn)。如下圖所示，熱點(diǎn)出現(xiàn)在邏輯芯片的邊緣，這主要是因?yàn)?，與中心區(qū)域相比，邊緣區(qū)域在較小的區(qū)域集中了更多的功率，并且在中心區(qū)域，HBM 堆棧通過直接傳導(dǎo)到連接到冷板的 TIM 帶走熱量，然而，對于邊緣，傳導(dǎo)路徑主要通過不提供高導(dǎo)熱性的成型材料。

如下圖所示，將冷板頂部的傳熱系數(shù)增加到 10000 W/m2K 后，熱點(diǎn)溫度降低了 15.74%，熱點(diǎn)仍然出現(xiàn)在邊緣。

如下圖所示，在邏輯芯片頂部添加dummy die有助于將溫度降低 14.75%，并使溫度更均勻地分布在邏輯芯片上，HBM 下方的區(qū)域比其他區(qū)域略熱。

如下圖所示，在四個(gè) HBM 的情況下，熱點(diǎn)仍然出現(xiàn)在邏輯芯片的邊緣，但與一個(gè) HBM 的情況相比，熱點(diǎn)的絕對溫度實(shí)際上降低了 1%。這是因?yàn)樵摲庋b的基板、TIM 和冷板尺寸較大，從邏輯芯片帶走了更多的熱量。

事實(shí)證明熱仿真技術(shù)在預(yù)測熱點(diǎn)方面是卓有成效的，因此可以通過更新冷卻解決方案或封裝結(jié)構(gòu)來提出進(jìn)一步的改進(jìn)方案。