Chiplet標(biāo)志著半導(dǎo)體創(chuàng)新的新時(shí)代，封裝是這個(gè)設(shè)計(jì)事業(yè)的內(nèi)在組成部分。然而，雖然Chiplet和封裝技術(shù)攜手合作，重新定義了芯片集成的可能性，但這種技術(shù)合作并不是那么簡(jiǎn)單和直接。

在芯片封裝中，裸芯片封裝在帶有電觸點(diǎn)的支撐盒中。外殼保護(hù)裸模免受物理傷害和腐蝕，并將芯片連接到PCB上。這種形式的芯片封裝已經(jīng)存在了幾十年。

但由于摩爾定律的放緩和單片集成電路制造成本的增加，該行業(yè)開(kāi)始采用先進(jìn)的封裝技術(shù)，如硅中間層。先進(jìn)的封裝也增加了成本，通常只有服務(wù)于高性能計(jì)算（HPC）應(yīng)用的大型芯片才能負(fù)擔(dān)得起。

此外，先進(jìn)的封裝解決方案還會(huì)增加設(shè)計(jì)的復(fù)雜性。例如，中間體需要一塊額外的硅，這就限制了設(shè)計(jì)人員可以放在芯片上的空間。此外，硅中間層限制了系統(tǒng)級(jí)封裝（system-in-package，簡(jiǎn)稱SiP）的整體尺寸，從而降低了晶圓測(cè)試覆蓋率。這反過(guò)來(lái)又會(huì)影響良率，增加總擁有成本，并延長(zhǎng)生產(chǎn)周期。

Chiplet承諾更小的SiP占用空間和更低的功耗。換句話說(shuō)，與先進(jìn)的封裝技術(shù)相比，Chiplet可以在使用標(biāo)準(zhǔn)封裝的情況下實(shí)現(xiàn)類似的帶寬、能率和延遲。

Chiplet將單片集成電路分成多個(gè)功能塊，將功能塊重新構(gòu)成單獨(dú)的Chiplet，然后在封裝級(jí)重新組裝它們。但是Chiplet之間必須通過(guò)密集、快速和高帶寬的連接進(jìn)行通信。這就是它與封裝微妙關(guān)系顯現(xiàn)出來(lái)的地方。

標(biāo)準(zhǔn)封裝還是高級(jí)封裝？

EliyanCEO Ramin Farjadrad表示，Chiplet消除了先進(jìn)封裝的缺點(diǎn)和局限性。Eliyan等公司正在展示標(biāo)準(zhǔn)封裝中的die-to-die實(shí)現(xiàn)。Farjadrad表示，這可以創(chuàng)建更大的SiP解決方案，以更低的成本和更高的良率實(shí)現(xiàn)更高的單功率性能。

Farjadrad開(kāi)發(fā)了BoW（bunch of wires）chiplet系統(tǒng)，該系統(tǒng)后來(lái)被OCP采用作為互連標(biāo)準(zhǔn)。然而，現(xiàn)在業(yè)界正在圍繞UCIe接口進(jìn)行聯(lián)合，該接口旨在通過(guò)開(kāi)源設(shè)計(jì)標(biāo)準(zhǔn)化芯片之間的die-to-die互連。

UCIe聯(lián)盟將chiplet市場(chǎng)分為兩大類：標(biāo)準(zhǔn)的2D封裝技術(shù)和更先進(jìn)的2.5D封裝技術(shù)，如晶圓基板上的芯片（CoWoS）和嵌入式多晶片互連橋接（EMIB）。高級(jí)封裝選項(xiàng)，如CoWoS和EMIB，提供更高的帶寬和密度。

這證明了封裝在chiplet設(shè)計(jì)中的關(guān)鍵作用，以及它如何影響chiplet的性能。以英特爾最近在其年度活動(dòng)“創(chuàng)新2023”上展示的基于chiplet的UCIe連接測(cè)試芯片為例。該公司在英特爾3制程節(jié)點(diǎn)上制造芯片，并將其與在臺(tái)積電N3E節(jié)點(diǎn)上制造的Synopsys UCIe IPchiplet配對(duì)。這兩個(gè)chiplet通過(guò)英特爾的EMIB接口互連。

Chiplet封裝生態(tài)系統(tǒng)

不出所料，半導(dǎo)體行業(yè)開(kāi)始看到封裝和chiplet交叉的舉措。首先，法拉第科技推出了2.5D/3D封裝服務(wù)，聲稱可以促進(jìn)多源chiplet的無(wú)縫集成?？偛课挥谂_(tái)灣新竹的法拉第正與晶圓廠和OSAT供應(yīng)商密切合作，以確保在提供這些服務(wù)的同時(shí)滿足產(chǎn)能、良率、質(zhì)量、可靠性和生產(chǎn)計(jì)劃要求。

其次，西門(mén)子EDA推出了一款面向多die架構(gòu)的DFT解決方案，可在單個(gè)器件中垂直連接die（3D IC）或并排連接die（2.5D）。Tessent多模軟件解決方案可以生成die-to-die的互連模式，并使用BSDL支持封裝級(jí)測(cè)試。

根據(jù)Yole Intelligence計(jì)算和軟件解決方案高級(jí)分析師John Lorenz的說(shuō)法，采用chiplet方法進(jìn)行IC設(shè)計(jì)的經(jīng)濟(jì)性與互連和封裝解決方案的成本和成熟度密切相關(guān)。然而，雖然接口和互連技術(shù)正在贏得人們的關(guān)注，但封裝在chiplet設(shè)計(jì)中的作用卻還沒(méi)受到應(yīng)有的關(guān)注。

這種情況可能會(huì)隨著UCIe標(biāo)準(zhǔn)的出現(xiàn)而改變，該標(biāo)準(zhǔn)旨在在封裝級(jí)別創(chuàng)建通用互連。它的目標(biāo)是為chiplet提供一個(gè)充滿活力的多供應(yīng)商生態(tài)系統(tǒng)，因此半導(dǎo)體公司可以簡(jiǎn)單地從其他設(shè)計(jì)人員那里選擇chiplet，并以最少的設(shè)計(jì)和驗(yàn)證工作將其集成到自己的設(shè)計(jì)中。

歸根結(jié)底，chiplets將滿足標(biāo)準(zhǔn)封裝和先進(jìn)封裝解決方案的需求。在設(shè)計(jì)過(guò)程的早期階段，設(shè)計(jì)工程師必須為他們的chiplet確定最佳的封裝結(jié)構(gòu)，以及die尺寸、襯底、凸距、功耗分析和熱模擬等。

但有一點(diǎn)是明確的：封裝技術(shù)與芯片設(shè)計(jì)的未來(lái)有著內(nèi)在的聯(lián)系。當(dāng)談到chiplet封裝時(shí)，沒(méi)有放之四海而皆準(zhǔn)的解決方案。

原文鏈接：

https://www.eetimes.com/how-the-worlds-of-chiplets-and-packaging-intertwine/