電源完整性的隱性殺手

在現(xiàn)代高速電子設(shè)計(jì)中，電源完整性（Power Integrity，PI）問(wèn)題已成為影響系統(tǒng)性能的關(guān)鍵因素之一。在電源完整性問(wèn)題中，同步開關(guān)噪聲（Simultaneous Switching Noise，SSN）是一個(gè)經(jīng)常被提及但又容易被忽視的重要概念。 同步開關(guān)噪聲（SSN），又被稱為地彈（Ground Bounce）或數(shù)字噪聲（Digital Noise），是指在數(shù)字電路中，當(dāng)大量輸出驅(qū)動(dòng)器同時(shí)切換狀態(tài)時(shí)產(chǎn)生的電源噪聲。這個(gè)現(xiàn)象主要發(fā)生在集成電路的電源與地平面之間，通常在高速數(shù)字電路和系統(tǒng)中尤為明顯。

同步開關(guān)噪聲產(chǎn)生的原因

大量的芯片同步切換時(shí)，產(chǎn)生的瞬態(tài)電流在電源或地平面上產(chǎn)生大量噪聲，因此 SSN 也被稱為 Δi 噪聲。當(dāng)信號(hào)從低電平切換到高電平時(shí)，需要從電源模塊吸收能量，電流開始流動(dòng)，但因?yàn)槲覀兊幕ミB設(shè)計(jì)不是理想的，電源走線上會(huì)有阻抗，阻擋電流立刻到達(dá)芯片引腳。另外寄生電感也會(huì)使電路在開關(guān)電流的存在下帶來(lái)電壓波動(dòng)，形成電壓噪聲。I/O 開關(guān)速度越快，瞬時(shí)電流變化越快，在電流回路上產(chǎn)生的噪聲越大。這種噪聲會(huì)通過(guò)電源系統(tǒng)傳播，帶來(lái)的電源完整性問(wèn)題影響整個(gè)系統(tǒng)的性能。

同步開關(guān)噪聲的影響

·信號(hào)完整性：SSN 會(huì)對(duì)信號(hào)完整性產(chǎn)生嚴(yán)重影響，導(dǎo)致信號(hào)過(guò)沖、下沖、抖動(dòng)等問(wèn)題，甚至可能引發(fā)誤碼。

·電源完整性：SSN 會(huì)在電源系統(tǒng)中引起瞬態(tài)電壓跌落，導(dǎo)致電源不穩(wěn)定，影響敏感的模擬和數(shù)字電路的正常工作。

·電磁干擾（EMI）：由于 SSN 會(huì)在電源平面上產(chǎn)生高頻噪聲，這種噪聲很容易通過(guò) PCB 板的走線或電纜輻射出去，增加系統(tǒng)的電磁輻射水平。

如何減少同步開關(guān)噪聲的負(fù)面影響

·增加電源與地平面的耦合，減小寄生電感。

·使用多層板設(shè)計(jì)，將電源與地平面相互疊加，提高電源平面的平滑性。

·在關(guān)鍵位置放置去耦電容，尤其是靠近驅(qū)動(dòng)器或IC的電源引腳處，提供局部電源。

·采用星形拓?fù)浣Y(jié)構(gòu)，將電源從電源輸入端到各個(gè)負(fù)載分配得當(dāng)，減少電流突變對(duì)其他電路的影響。

·采用電源完整性仿真工具進(jìn)行預(yù)先評(píng)估和優(yōu)化設(shè)計(jì)。

如何使用仿真工具優(yōu)化設(shè)計(jì)

使用巨霖 SIDesigner，可以對(duì) IBIS 模型開放供電接口，引入 SSN 的分析。

在 SIDesigner 的 IBIS 模型“IC”中，導(dǎo)入 IBIS 文件和模型，去勾選 power on，即可用外接供電。

結(jié)合設(shè)計(jì)師的電源電路設(shè)計(jì)，搭配 SIDesigner 內(nèi)嵌的高精度硅驗(yàn)證 TJSPICE 仿真引擎對(duì)高速電路進(jìn)行預(yù)仿真，通過(guò)波形結(jié)果觀察并測(cè)量 SSN 情況，進(jìn)行設(shè)計(jì)迭代優(yōu)化。

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