景芯SoC培訓(xùn)營40nm工藝，mask成本大概在60-90萬美金，量產(chǎn)之后，每片wafer的3000-4000美金。所以前期生產(chǎn)4-25片進行產(chǎn)品驗證時，主要成本就是Mask，量產(chǎn)時，Mask成本被平攤到每片晶圓后占比就很小了，出貨量越大，占比越小。要降低芯片價格，產(chǎn)量至關(guān)重要。

以蘋果最新的M3芯片為例，mask掩膜成本高達10億美元，國內(nèi)玩得起的 您可以扳扳手指頭。

國內(nèi)大部分公司都是采用40/28nm等工藝，一方面技術(shù)非常成熟，一方面成本可控，學(xué)員們不用一味追求高端工藝，畢竟國內(nèi)能用7nm設(shè)計的屈指可數(shù)，而用成熟工藝的有幾千家，景芯很多學(xué)員拿到的50w+ offer的也是去做的成熟工藝，這也是景芯SoC培訓(xùn)采用40nm工藝的原因。

但是景芯SoC訓(xùn)練營設(shè)計采用的低功耗設(shè)計，40nm低功耗工藝的掩膜成本為200萬美元，設(shè)計先進了，功耗低了，出貨量大了，工藝廠就把40nm普通mask價格從60-90萬美金拔高到200萬美金了，有賬算啊。

40nm普通工藝mask成本大概在60-90萬美金，40nm低功耗工藝的mask成本為200萬美元左右；28nm SOI工藝為400萬美元；28nm HKMG成本為600萬美元。初創(chuàng)公司也不一定能cover的，初創(chuàng)公司更多選的90nm、130nm工藝去試水。

而芯片定價策略是8：20定價法，即mask+wafer+封測成本等為8的情況下，芯片定價為20。Intel一般定價策略為8：35，AMD歷史上曾達到過8：50。一枚芯片采用8：20定價法，如何計算呢？參見知識星球。

假設(shè)產(chǎn)量為10萬顆，一張wafer切割為2000顆，參見知識星球。硬件成本計算了，別忘記了設(shè)計成本啊，包括工程師的工資、EDA工具費用、IP費用、專利授權(quán)費用，定價失敗很容易虧損。

以蘋果最新的M3芯片為例，mask掩膜成本高達10億美元，但是果粉多，出貨量大，即便只出貨1億顆，分攤到每一枚芯片上，其成本也就10美元，而蘋果手機多少錢一部呢？但是如果芯片的產(chǎn)量只有100萬的話，一枚芯片的掩膜成本就高達1000美元，一部手機多少錢？想想都是恐怖的，芯片設(shè)計是贏家通吃。

【景芯SoC培訓(xùn)營使命】：讓每個人都能設(shè)計一款MCU芯片！

【全網(wǎng)唯一】景芯SoC是一款用于芯片全流程培訓(xùn)的低功耗ISP圖像處理SoC，采用低功耗RISC-V處理器，內(nèi)置ITCM SRAM、DTCM SRAM，集成包括MIPI、ISP、USB、QSPI、UART、I2C、GPIO、以太網(wǎng)MAC控制器等IP，采用SMIC40工藝設(shè)計流片。

CPU: RISC-V

ITCM: 64KB

DTCM: 64KB

外設(shè)：MIPI/USB/HDMI/UART/I2C/QSPI

系統(tǒng)時鐘：100MHz

MIPI RX解碼

ISP圖像處理

HDMI接口

(一)SoC前端課程，您將學(xué)會

高速接口的Verilog設(shè)計實現(xiàn)

圖像算法及Verilog設(shè)計實現(xiàn)

MIPI通信協(xié)議的Verilog實現(xiàn)

Lint、CDC檢查及UVM驗證

后仿真

僅前端一門課程內(nèi)容就抵得上其他培訓(xùn)機構(gòu)的5-6門課程。

(二)SoC中端課程，您將學(xué)會

DFT設(shè)計(芯片級)

Synthesis邏輯綜合(芯片級）

低功耗UPF設(shè)計、CLP技術(shù)

formal驗證等技術(shù)

僅中端一門課程內(nèi)容就抵得上其他培訓(xùn)機構(gòu)的4-5門課程。

(三)SoC后端課程，您將學(xué)會

布局布線(低功耗FF flow)

StarRC/QRC

STA/Tempus

功耗分析

DRC/LVS設(shè)計

僅后端一門課程內(nèi)容就抵得上其他培訓(xùn)機構(gòu)的3-4門課程。

課程提供服務(wù)器供大家實踐！帶你從算法、前端、DFT到后端全流程參與SoC項目設(shè)計。更多內(nèi)容，請聯(lián)系號主報名，登錄服務(wù)器實踐，工程數(shù)據(jù)分割為如下三個部分。

圖像處理的數(shù)據(jù)通路：

景芯SoC的CRG設(shè)計：

一鍵式完成C代碼編譯、仿真、綜合、DFT插入、形式驗證、布局布線、寄生參數(shù)抽取、STA分析、DRC/LVS、后仿真、形式驗證、功耗分析等全流程。升級后的芯片設(shè)計工程V2.0 flow如下：

SoC一鍵式執(zhí)行flow

MIPI DPHY+CSI2解碼

數(shù)字電路中經(jīng)典設(shè)計：多條通信數(shù)據(jù)Lane Merging設(shè)計實現(xiàn)

數(shù)字電路中經(jīng)典設(shè)計：多條通信數(shù)據(jù)Lane Distribution實現(xiàn)

UPF低功耗設(shè)計

全芯片UPF低功耗設(shè)計(含DFT設(shè)計)

低功耗設(shè)計前，功耗為28.75W

低功耗設(shè)計后，休眠時，功耗為21.45mW，降低7mW

芯片的版圖設(shè)計V1.0

芯片的版圖設(shè)計V2.0

低功耗設(shè)計的DRC/LVS，芯片頂層的LVS非常具有挑戰(zhàn)性！業(yè)界獨一無二的經(jīng)驗分享。

ISP圖像處理

dpc - 壞點校正

blc - 黑電平校正

bnr - 拜耳降噪

dgain - 數(shù)字增益

demosaic - 去馬賽克

wb - 白平衡增益

ccm - 色彩校正矩陣

csc - 色彩空間轉(zhuǎn)換 (基于整數(shù)優(yōu)化的RGB2YUV轉(zhuǎn)換公式)

gamma - Gamma校正 (對亮度基于查表的Gamma校正)

ee - 邊緣增強

stat_ae - 自動曝光統(tǒng)計

stat_awb - 自動白平衡統(tǒng)計

CNN圖像識別

支持手寫數(shù)字的AI識別：

仿真結(jié)果：仿真識別上圖7、2、1、0、4、1、4、9

CPU啟動指令分析