11 月 2 日-3 日，2023 國際集成電路展覽會暨研討會（IIC Shenzhen）在深圳成功舉行。會上，集成電路產業(yè)大咖聚集，共同洞見集成電路產業(yè)趨勢的風向標。

在中國 2023 全球 CEO 峰會上，Cadence 副總裁兼亞太區(qū)技術運營總經(jīng)理陳敏發(fā)表了題為《泛 AI 加速——新時代的 EDA 進化》的精彩演講，向與會者介紹了 AI 技術的發(fā)展現(xiàn)狀和未來趨勢，并分享了 Cadence AI 解決方案的特點和優(yōu)勢。

在隨后的 EDA/IP 與 IC 設計論壇上，Cadence 技術支持總監(jiān)李志勇也做了題為《適用大模型 Al 芯片的接口 IP》的精彩演講。

陳敏

泛 AI 加速——新時代的 EDA 進化

在 IIC Shenzhen 的全球 CEO 峰會上，陳敏分享了 AI 技術發(fā)展所必不可少的高算力、高帶寬、低功耗半導體設計對 EDA 性能、效率的挑戰(zhàn)，以及受益于 AI 技術的 EDA 在處理大數(shù)據(jù)量科學計算方面的機會，介紹了 Cadence 引領潮流的全棧 AI EDA 解決方案。

AI 技術的顛覆時刻已經(jīng)到來

無處不在的 AI 正成為當今世界最引人注目的話題之一。人工智能（AI）的廣泛應用正在改變各個行業(yè)的運作方式。EDA 行業(yè)也不例外，AI 的發(fā)展離不開高算力、高帶寬、低功耗的芯片，而此類芯片的設計對 EDA 的性能和效率也提出了更高的挑戰(zhàn)。反過來 EDA 作為處理大數(shù)據(jù)量的計算軟件，也天然受益于 AI 技術。陳敏表示，從 5G 到云計算，再到物聯(lián)網(wǎng)的所有驅動力正在共同推動半導體行業(yè)的增長。預計在未來的 3 到 5 年，半導體市場規(guī)模將突破萬億美元，電子系統(tǒng)將達到 3 萬億美元。盡管短期的經(jīng)濟下行和地緣政治動蕩正在影響 2023 年的短期收入，但設計活動依然強勁，前景依然積極。

消費者希望芯片具有更多的功能、更多的計算能力和更快的數(shù)據(jù)傳輸速度。這就使芯片復雜度越來越高，同時要設計的芯片種類也越來越多，這必將造成設計人員大量短缺。根據(jù)半導體行業(yè)協(xié)會數(shù)據(jù)，2030 年設計工程師缺口將達到 35%。要解決人才短缺的挑戰(zhàn)，一方面當然是人才培養(yǎng)，另一方面則是提高生產力?，F(xiàn)在，全球每年制造數(shù)十億臺智能設備，預計到 2025 年，其潛在市場規(guī)模將達到 700 億美元左右。根據(jù)半導體行業(yè)協(xié)會的數(shù)據(jù)，現(xiàn)代汽車可能擁有 8000 個或更多的半導體芯片和 100 多個電子控制單元，目前占車輛總成本的 35% 以上，預計 2025 年至 2030 年將超過 50%。而設計這樣的智能系統(tǒng)對 EDA 提出了巨大的挑戰(zhàn)，只有不斷提高生產力才能滿足設計需求。EDA 通過提升抽象層次，從晶體管級到單元級，再到 IP 的設計復用，以及現(xiàn)在基于 AI 的 EDA 或基于 AI 的自動化來提高生產力，同時有助于延續(xù)摩爾定律。

他認為，工程師能夠創(chuàng)造性地解決復雜問題，但人不善于處理海量數(shù)據(jù)。而 AI 可以在算法指引下并行處理海量數(shù)據(jù)，并在這個過程中找到規(guī)律。當通過新一代 EDA 算法把人工智能和優(yōu)秀工程師的能力結合在一起時，就可以同時解決高復雜度和大數(shù)據(jù)量的設計難題，極大地提升智能系統(tǒng)的設計生產力。

Cadence AI 解決方案引領潮流

陳敏介紹說，Cadence 同時在兩個方面實現(xiàn)了 EDA 的 AI 改造，一是通過 AI 技術提升 EDA 核心解算器的效率；二是通過 AI 處理大量的設計數(shù)據(jù)，提高人在環(huán)內的設計效率，目前多個產品線都有了相應的 AI 功能。Cadence 全棧 AI 的 EDA 解決方案包括用于更快調試的 Verisium、用于更快更智能芯片設計的 Cerebrus、用于支持 AI 的多物理場系統(tǒng)分析優(yōu)化且是業(yè)界首個提供機器學習（ML）驅動的完整 PCB 綜合平臺 Allegro X 和提供 AI 驅動的自定義布局解決方案 Virtuoso AI，以及支持 AI 的大數(shù)據(jù)分析平臺——JedAI（聯(lián)合企業(yè)數(shù)據(jù)和 AI 平臺）。Cadence 的領先技術有助于設計團隊利用先進的 AI 驅動解決方案套件優(yōu)化芯片性能，加速芯片設計并提高整個設計流程的效率，將更多時間用于創(chuàng)新，縮短進入市場的時間。

他還分享了 Cerebrus 工作流程讓客戶受益的案例——在臺積電 N5 SoC 上使用 Cerebrus 的客戶使用和不使用 ML 驅動優(yōu)化的設計周期時間表。手動優(yōu)化需要 18 天才能完成基線優(yōu)化，而使用 Cerebrus 冷啟動，優(yōu)化流程在 11.5 天內完成，且 PPA 更好；使用ML模型，熱啟動僅在 8.3 天內就完成了設計收斂，優(yōu)化周期時間縮短了 53%，功率、密度和 WNS 也得到了改善。

另外，作為 Cadence AI 戰(zhàn)略的一部分，其最近推出的 JedAI 可以使設計數(shù)據(jù)和 AI 訓練信息在設計流程的不同部分和不同產品之間輕松傳輸。這是一項跨 Cadence 的計劃，隨著時間的推移，越來越多的 Cadence 產品將與 JedAI 原生連接。

AI 將賦能EDA 變革

陳敏指出，AI 將成為 EDA 的一項變革性技術。目前，每個區(qū)塊都需要大量的人工工程來實現(xiàn)所有的流片目標?，F(xiàn)在，設計師可以使用 Cerebrus AI 驅動的優(yōu)化來提高區(qū)塊收斂效率和 PPA 效果，不過每個區(qū)塊仍是獨立實施的。未來，Cadence 的設計收斂將在子系統(tǒng)層面進行，工程師只需研究一個完整的區(qū)塊子系統(tǒng)。為了實現(xiàn)這一點，Cadence 正在開發(fā)一個完整的多塊設計中心。利用 AI 自動化，只需一個工程師就可以實現(xiàn)整個子系統(tǒng)，或同時處理多個設計的系統(tǒng)，實現(xiàn)單工程師、多設計、多運行的解決方案。這將是芯片設計的未來。

李志勇

適用大模型 AI芯片的接口 IP

在 IIC Shenzhen 的 EDA/IP 與 IC 設計論壇上，李志勇分享了大語言模型巨大的應用市場對 AI 芯片架構設計提出的諸多挑戰(zhàn)，介紹了 Cadence 提供的最先進的 LLM AI SoC 接口 IP 解決方案。

大模型對 AI 芯片設計要求更高

李志勇表示，兩年來，以 ChatGPT 為代表的生成式 AI 呈現(xiàn)爆炸式增長，相關硬件需求迅速增加，據(jù) Bloomberg Intelligence 預測，未來 10 年相關產值將從 370 億美元增長到 6410 億美元。無論是數(shù)據(jù)中心還是邊緣側，對 ASIC 的需求都將與日俱增。

大語言模型巨大的市場正在導致 AI 訓練/推理芯片的變革，而 Transformer 網(wǎng)絡模型需要大量的參數(shù)來支撐，對 AI 芯片架構設計提出了更高要求，其中高帶寬存儲接口、芯片互聯(lián)、小芯片（Chiplet）都需要高速高帶寬的接口 IP。

另外，不同 AI 應用場景對內存的要求不盡相同，如帶寬、成本和功耗；HBM IO 速率也在發(fā)生變化，IO 帶寬每三年將翻一番；PCIe 接口標準已演進到 PCIe7，CXL功能也已升級到 3.0，高速以太網(wǎng)在數(shù)據(jù)中心已大量使用。

芯片設計方面，在異構系統(tǒng)設計推動下，出現(xiàn)了一種新的設計范式——從 IP 復用到 Chiplet 復用。在 Chiplet 中，利用UCIe可以提高帶寬密度和功率效率，進一步降低功耗。

李志勇認為，當前的挑戰(zhàn)有三，一是傳統(tǒng)芯片和封裝設計 EDA 在尺寸/復雜性和先進工藝節(jié)點、3D-IC 和高速模擬信號設計；二是芯片以外的系統(tǒng)，包括外殼/PCB/封裝/芯片電磁和熱設計、安全軟件的早期開發(fā)以及毫米波和微波射頻；三是系統(tǒng)融入智能的需求越來越多，必須提高設計質量，使產品更具可擴展性。

為要求苛刻的應用

樹立先進節(jié)點新標準

李志勇表示，Cadence 為要求苛刻應用的先進節(jié)點提供最先進的接口 HPC/AI LLM IP 解決方案，如 PCIe5/6 和 CXL2 經(jīng)過硅驗證的子系統(tǒng)；112G PHY IP 和 224G PHY IP；硅驗證的 LP5x-8533、24G 的 GDDR6 IP 和業(yè)界最快的 HBM3 8.4G；以及大規(guī)模商用的 Ultralink PHY IP 和最新 UCIe IP。

他介紹說，Cadence HBM3 內存接口是具有 8.4Gbps 最高性能的 PHY IP 完整解決方案；中介層設計是 2.5D 系統(tǒng)設計的關鍵組件，可為所有 PHY 到 DRAM 連接提供相似的路由長度，以實現(xiàn)最高數(shù)據(jù)速率。

李志勇還展示了 Cadence 業(yè)界首個用于 PCIe 和CXL的硅 IP 子系統(tǒng)，以及 128G PCIe 7.0-ready SerDes IP，以及已在 Tier1 超標量處理器和前沿初創(chuàng)公司大規(guī)模商用的 40G UltraLink D2D PHY+鏈路層。

助客戶成功一臂之力

李志勇強調，UCIe 可以支持標準封裝和先進封裝，Cadence 112G Serdes PHY 支持 1-112G 速率及以太網(wǎng)等多種協(xié)議。Cadence 在 CoWoS 方面的豐富經(jīng)驗也有助于大芯片設計一次成功。

他最后總結道，Cadence 提供完整的 HPC IP 設計套件，包括業(yè)界領先的 DDR/HBM/GDDR IP、PCIe/CXL IP 和 D2D 以及 PAM4 IP。這些豐富的 IP 組合可以為各個先進工藝節(jié)點提供更高性能的 IP。