DRC介紹

在進(jìn)行DFT Logic的設(shè)計(jì)和插入之前，DFT工程師會(huì)先使用EDA工具對(duì)原Design執(zhí)行DRC（Design Rule Checking），即設(shè)計(jì)規(guī)則檢查。隨著芯片的復(fù)雜度升高，執(zhí)行DRC可以顯著提高Design的可測(cè)性，同時(shí)也檢查Design的合理性。

DRC案例

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在Function模式下，由三態(tài)門(mén)嚴(yán)格控制，在同一總線上，同一時(shí)刻只允許一個(gè)設(shè)備向總線輸出。如圖1所示，三個(gè)寄存器的輸入是DI，由Functional Enable Logic控制，在同一時(shí)刻Driver D1、D2、D3只有一個(gè)被使能，可以向總線輸出數(shù)據(jù)。

但在測(cè)試模式下，Scan Shift期間三個(gè)寄存器SSF1、SSF2、SSF3連成一條Scan Chain，輸入由DI切換為SI，它們的值會(huì)根據(jù)測(cè)試pattern不停地變，無(wú)法保證3個(gè)Drivers在同一時(shí)刻只有一個(gè)驅(qū)動(dòng)總線，這樣就可能會(huì)引起總線競(jìng)爭(zhēng)的問(wèn)題。

圖1

為了避免這個(gè)問(wèn)題，我們加入如圖2所示的電路，當(dāng)SE為1時(shí)，即Scan Shift期間，只有EN1為1，此時(shí)D1生效，D2和D3不生效。另外給總線加入Bus Keeper，使總線在3個(gè)Drivers均為高阻抗時(shí)保持總線上值不變。

圖2

但這樣的設(shè)計(jì)依舊存在一個(gè)問(wèn)題：在Scan Capture期間如何避免總線競(jìng)爭(zhēng)問(wèn)題？實(shí)際上這里的解決辦法有好幾種，筆者僅提供其中一種思路：在Capture期間SE的值為0，但TE（Test Enable ，圖中未畫(huà)出）依舊為1，我們可以利用TE信號(hào)來(lái)設(shè)計(jì)邏輯使得在SE為0時(shí)依然最多只有一個(gè)Driver被使能。

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芯片上存在一些雙向IO Pin，如圖3所示，由寄存器的輸出Q來(lái)控制IO方向，當(dāng)Q=1時(shí)是Output Pin，當(dāng)Q=0時(shí)是Input Pin。但在Scan Shift期間，該寄存器的值會(huì)由于測(cè)試pattern而不停地變，從而導(dǎo)致I/O方向不斷發(fā)生改變。

圖3

我們給原電路加入如圖4所示的邏輯，當(dāng)處于Scan Shift期間，SE的值為1，無(wú)論寄存器的值是0還是1，與門(mén)的輸出均為0，這樣就保證了在Scan Shift期間該IO PIN一直是Input Pin。當(dāng)然也可以換成或門(mén)的邏輯，使該IO Pin在Shift期間一直是Output Pin。

圖4

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如圖5所示，這是一個(gè)非常簡(jiǎn)單的時(shí)鐘門(mén)控電路，當(dāng)enable為1時(shí)，gated clock與clock保持一致，當(dāng)enable為0時(shí)，gated clock保持為1，即clock斷開(kāi)狀態(tài)。但這樣的設(shè)計(jì)無(wú)法很好地解決hazard，具體如圖6波形圖所示。

圖5

圖6

Designer為了解決這一問(wèn)題，會(huì)采取如圖7所示的設(shè)計(jì)：插入一個(gè)負(fù)沿觸發(fā)的觸發(fā)器，在時(shí)鐘下降沿對(duì)enable信號(hào)進(jìn)行采樣，當(dāng)enable為1時(shí)，將時(shí)鐘打開(kāi)，當(dāng)enable為0時(shí)，將時(shí)鐘關(guān)閉。這樣就大大降低了hazard風(fēng)險(xiǎn)，波形圖見(jiàn)圖8。

然而這樣做在測(cè)試中會(huì)引發(fā)另一個(gè)問(wèn)題，那就是在Scan Shift期間該觸發(fā)器的值會(huì)不斷發(fā)生變化，我們也就無(wú)法控制時(shí)鐘開(kāi)關(guān)了。

圖7

圖8

假設(shè)原始的Design電路如圖9所示，我們加入圖10所示的邏輯 ，當(dāng)SE為1時(shí)，Clock始終保持打開(kāi)的狀態(tài)，這樣就保證了Scan Shift期間Clock門(mén)控電路始終打開(kāi)。

圖9

圖10

總結(jié)

本文所示案例在Function方面均屬合理的設(shè)計(jì)，但并不利于測(cè)試，這也是引入DRC的重要意義。目前市面上不同的EDA工具對(duì)于Design Rule有著不同的規(guī)則體系，但本質(zhì)是一樣的，都是為了在插入DFT以及產(chǎn)ATPG Pattern之前消除潛在的風(fēng)險(xiǎn)并改善設(shè)計(jì)。