PCB電源完整性完整指南：從電路板到封裝
盡管看似簡單，但PCB和高級封裝中的功率傳輸仍然是設(shè)計人員面臨的最大挑戰(zhàn)之一，尤其是在數(shù)據(jù)中心、邊緣計算、移動設(shè)備和電信/網(wǎng)絡(luò)等環(huán)境中。在這些環(huán)境中，大量數(shù)據(jù)通過極高的數(shù)據(jù)速率通道傳輸，盡管我們非常關(guān)注信號完整性，但如果沒有穩(wěn)定的電源，這些系統(tǒng)都無法工作。電源完整性發(fā)生在元件級和PCB級，正如其他人在本博客中提到的那樣，電源完整性問題會造成信號完整性問題（抖動、電源/接地反彈、EMI）。雖然大多數(shù)更簡單的電源完整性指南往往只關(guān)注PCB級別，但PCB和封裝必須協(xié)同工作才能為互連提供穩(wěn)定的電源。本指南將嘗試為PCB設(shè)計人員提供電源完整性的綜合概念視圖。雖然設(shè)計人員通常無法控制其封裝，但他們可以采取措施確保其PCB和元件封裝協(xié)同工作以提供穩(wěn)定的電源。我將概述一些確保這些領(lǐng)域的電源完整性的主要方法，涵蓋從疊層設(shè)計到最佳電容器選擇的各個方面。什么決定了PCB中的電源完整性？電源完整性在交流和直流中都是一個概念；在直流情況下，我們關(guān)心銅線的尺寸是否合適以確保低直流壓降。如果設(shè)計PCB時未考慮電源完整性，在電源軌上觀察到的電壓可能如下圖所示。在I/O切換的階段，從PCB的供電網(wǎng)絡(luò)（PDN）拉出的電流脈沖會激發(fā)電源總線上的瞬變。邏輯電路重復(fù)切換示例如下所示。
- 它們在輸出信號上顯示為噪聲（包括時序噪聲和信號電平噪聲），可能導(dǎo)致邏輯電平的誤讀
- 它們產(chǎn)生的輻射EMI可以從電路板上測量，通常是從邊緣測量
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元素 |
對電源完整性的影響 |
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電源和接地層對 |
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離散電容器 |
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電容器封裝和過孔電感 |
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嵌入式電容 |
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封裝寄生效應(yīng) |
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總的來說，這些元素將決定PDN的阻抗頻譜。PDN的各種貢獻因素如下圖所示，這些貢獻大致按頻率范圍劃定。此處顯示的阻抗譜由大量電容器構(gòu)成，這是以快速邊沿速率運行的、具有高I/O計數(shù)的數(shù)字處理器的典型特征。
PDN拓撲
所有為高級處理器供電的PDN都是多端口網(wǎng)絡(luò)。它們需要多重穩(wěn)定電壓，從高值到低邏輯電平。在高引腳數(shù)處理器上，電壓從較高邏輯電平（5V0或3V3）下降到低至0V8是很常見的。
定義高級處理器PDN的電源樹如下所示。該示例旨在說明如何構(gòu)建不同的電源軌，這些軌道來自為整個系統(tǒng)供電的主電源或穩(wěn)壓器。
處理器的PDN拓撲示例需要四個電壓逐漸降低的不同電源軌
- 在中檔頻率下提供更高的電容，從而降低阻抗（高達1 GHz）
- 將與電源/接地層對相關(guān)的PDN諧振移至較低頻率
- 抑制與電源/接地層對相關(guān)的GHz范圍內(nèi)的PDN諧振峰值
- 將與平面電容相關(guān)的PDN阻抗谷值（從0.1到1 GHz）移至較低頻率
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