來源：密科圈城MechTown

眾所周知，芯片一直是手機等電子產(chǎn)品的核心部件，需要極其密集的資金支持和技術(shù)含量。芯片之于手機，猶如大腦之于人，這樣說來似乎更加容易理解。

一枚芯片從設(shè)計到投入使用需要經(jīng)歷芯片設(shè)計、晶圓制造、封裝、測試等幾個主要環(huán)節(jié)，每個環(huán)節(jié)“各司其職”，都有其難點和不可替代的一面，且都是科技和人類智慧結(jié)晶的體現(xiàn)。

單從芯片設(shè)計來講，自八十年代EDA（Electronic design automation —— “電子設(shè)計自動化”）技術(shù)誕生以來，設(shè)計大規(guī)模集成電路的難度大大降低，設(shè)計工程師們只需要借助EDA軟件將語言編譯成邏輯電路，之后再進行一段時間的調(diào)試就可以了。

但盡管如此，有EDA如此強大的支持，芯片設(shè)計依舊不是一件容易的事情，不存在芯片設(shè)計比芯片制造簡單一說。

芯片設(shè)計流程

芯片設(shè)計，是一種復(fù)雜、高端、且浩瀚無比的技術(shù)工程。小編詳細羅列了芯片設(shè)計各個步驟的難點，以及designer為芯片設(shè)計所經(jīng)歷的艱辛，以饗讀者。

難點1——架構(gòu)

芯片設(shè)計有很多環(huán)節(jié)，每一個都不可或缺，且都有其各自的難點。如若需要評估整個設(shè)計流程的難度，還需要拆分開來看，按照順序，想要完整設(shè)計出一個芯片的基本架構(gòu)，步驟通常有：

需求分析：

無需多說，芯片應(yīng)用對老百姓的生活可謂是無孔不入，而從一張簡單的IC卡，到售價幾千元的手機，不同的市場有不同的需求。因此，明確需求是芯片設(shè)計的第一步。其中包括對未來市場趨勢的準確判斷、自身工廠能力的評估、設(shè)計人員數(shù)量及能量的精準衡量。

前端設(shè)計：芯片前端設(shè)計主要包括HDL編碼，仿真驗證，STA，邏輯綜合，簡而言之就是從輸入需求到輸出網(wǎng)表的過程。例如在HDL編碼過程中，designer必須充分滿足芯片可以達到的目標，且不能超出臨界值。在靜態(tài)時序分析（STA中），designer不僅需要確定芯片最高工作頻率，還要檢查時序約束是否滿足，如若不滿足，要給出具體原因，進一步修改程序直至滿足要求。在邏輯綜合（ASIC綜合）中，designer需要設(shè)定詳細的目標參數(shù)和約束條件，才能將設(shè)計實現(xiàn)的RTL代碼翻譯成門級網(wǎng)表，交給后端工作人員。以上及其他未被列出的前端設(shè)計步驟，均需要designer嚴謹、周密的思維方式；需要對芯片的性能、性質(zhì)等有良好的把握；需要超于常人的精力，絕非一日之功可以達成。后端設(shè)計：

芯片后端設(shè)計主要包括DFT，布局規(guī)劃，布線，CTS，版圖物理驗證，簡而言之就是從輸入網(wǎng)表到輸出GDSII文件的過程。

例如DFT（Design For Test），可測性設(shè)計，在設(shè)計中插入掃描鏈，將非掃描單元(如寄存器)變?yōu)閽呙鑶卧?，由于芯片?nèi)部往往都自帶測試電路，designer需要在設(shè)計的時候就考慮將來的測試。

布局規(guī)劃(FloorPlan)，這一環(huán)節(jié)難度在于對芯片結(jié)構(gòu)的熟悉，designer是否能用盡可能少的模塊和盡可能低的標準達到要求。

物理版圖驗證，對完成布線的物理版圖進行功能和時序上的驗證，驗證項目繁瑣且復(fù)雜，如LVS(Layout Vs Schematic)、DRC(Design Rule Checking)等。

以上及其他未被列出的后端設(shè)計步驟，均需要考慮許多變量，例如信號干擾、發(fā)熱分布等。

而芯片的物理特性在不同制程和不同環(huán)境下都有很大不同，且無現(xiàn)成公式套用計算，只能依靠EDA工具不斷試錯、模擬和取舍。稍有不慎，就有重蹈覆轍的危險。由此，芯片設(shè)計的難度可窺得一斑。

難點2——流片

在IC設(shè)計領(lǐng)域，流片即指試生產(chǎn)，就是說設(shè)計完電路以后，先生產(chǎn)一部分以供測試使用。雖然流片看起來是芯片制造的步驟，但實際屬于芯片設(shè)計。

檢驗流片在芯片設(shè)計到制造的過程中，是一個不可或缺的步驟。假如designer在設(shè)計的時發(fā)現(xiàn)某個地方可以進行優(yōu)化，但又怕給芯片帶來不可預(yù)估的后果，若根據(jù)有錯誤的設(shè)計方案著手制造，那么損失難以估量。

所以為了檢驗芯片設(shè)計的完整性、正確性，必須進行流片，從一個電路圖到一塊芯片，檢驗每一個工藝步驟是否可行，檢驗電路是否具備我們所要的性能和功能。測試通過，則大規(guī)模生產(chǎn)；測試失敗，可能需要重復(fù)之前的設(shè)計步驟進行優(yōu)化，查缺補漏。

難點3——驗證

驗證是在芯片設(shè)計每一個環(huán)節(jié)中的重復(fù)性行為，可細分為系統(tǒng)級驗證、硬件邏輯功能驗證、物理層驗證、時序驗證等。在驗證過程中如若出現(xiàn)錯誤，需要重復(fù)前面幾步、不斷迭代優(yōu)化才能解決，由此也決定了這項工作的復(fù)雜性。

designer需要反復(fù)考慮可能會遇到的問題，在保證正確率的情況下高效進行，費用高昂不說，也非?？简瀌esigner的耐心、決心與智慧。一方面要對相關(guān)協(xié)議算法有足夠了解，根據(jù)架構(gòu)、算法工程師設(shè)定的目標設(shè)計仿真向量；另一方面要對設(shè)計本身足夠了解，以提高驗證效率，縮短驗證時間。

遠眺未來，芯片的使用場景會愈發(fā)豐富，例如5G、智能汽車、云計算等領(lǐng)域，所需求芯片的質(zhì)量會有更高的要求；摩爾定律接近極限，芯片性能提升的重擔(dān)也落在了designer身上。以上因素勢必會給designer帶來更大的壓力，給芯片設(shè)計帶來更多新的挑戰(zhàn)。