大部分開發(fā)者使用 BUFGCTRL 或 BUFGMUX進(jìn)行時(shí)鐘切換，它們在時(shí)鐘切換上可以提供無毛刺輸出。然而，了解所涉及的原理是有好處的。

當(dāng)然，無論我們在同步邏輯中使用哪種技術(shù)，重要的是要確保在進(jìn)行時(shí)鐘切換時(shí)輸出上沒有毛刺。任何故障都可能導(dǎo)致下游邏輯的錯(cuò)誤行為。

那么，讓我們看看如何僅使用邏輯門和寄存器產(chǎn)生無毛刺輸出的時(shí)鐘切換。Peter 大神介紹了如下電路。

使用兩個(gè)寄存器來存儲選擇信號的狀態(tài)。這些狀態(tài)在時(shí)鐘的下降沿更新，并且取消選擇的寄存器將其時(shí)鐘保持在復(fù)位狀態(tài)。由于下降沿，時(shí)鐘處于低電平，并且輸出時(shí)鐘保持低電平。它將保持低電平，直到所選時(shí)鐘變低（以更新其控制寄存器）并變高。

在 Vivado 中實(shí)現(xiàn)這一點(diǎn)很簡單。只需幾行代碼即可創(chuàng)建時(shí)鐘切換。

libraryieee;

useieee.std_logic_1164.all;


entityclk_swisport(

clk_a:instd_logic;

clk_b:instd_logic;

sel:instd_logic;

clk_out:outstd_logic);

endentity;



architecturertlofclk_swis


signalclk_a_reg:std_logic:='0';

signalclk_b_reg:std_logic:='0';


begin


cntrl_a:process(clk_a)

begin

iffalling_edge(clk_a)then

clk_a_reg<=?(not?sel)?and?(not?clk_b_reg);

????end?if;

end?process;


cntrl_b?:?process(clk_b)

begin

????if?falling_edge(clk_b)?then?

????????clk_b_reg?<=?sel?and?(not?clk_a_reg);

????end?if;

end?process;


clk_out?<=?(clk_a_reg?and?clk_a)?or?(clk_b_reg?and?clk_b);


end?architecture;

使用PLL將系統(tǒng)的時(shí)鐘 (100MHz) 劃分為兩個(gè)隨機(jī)且不相關(guān)的頻率。輸出時(shí)鐘引出到GPIO 引腳 。

使用 100 MHz 的 XPM 同步器宏來對其進(jìn)行去抖。XPM 宏的輸出用于切換時(shí)鐘并路由至 GPIO 引腳 。

創(chuàng)建了一個(gè)簡單的測試平臺，可以在時(shí)序仿真中運(yùn)行仿真，以確定實(shí)現(xiàn)中是否存在故障。

在上圖中可以看到時(shí)序仿真中沒有觀察到任何故障。

下一步是對電路板進(jìn)行編程，并觀察在硬件中實(shí)現(xiàn)設(shè)計(jì)時(shí)設(shè)備中是否存在故障。

將頻率設(shè)置為 6.25 MHz 和 8.125 MHz。默認(rèn)情況下，當(dāng)選擇輸入為低電平時(shí)，將輸出 8.125 MHz 時(shí)鐘。將其切換至高電平將輸出切換至 6.25 MHz 時(shí)鐘。

當(dāng)然，我們需要能夠確定切換發(fā)生時(shí)輸出上是否存在任何毛刺。因此，使用示波器監(jiān)測內(nèi)部同步選擇信號和時(shí)鐘輸出引腳。

從下面觀察輸出時(shí)鐘時(shí)可以看出，當(dāng)時(shí)鐘的選擇線改變時(shí)，在輸出時(shí)鐘線上沒有觀察到毛刺。

盡管現(xiàn)代 FPGA 包含更先進(jìn)、功能更強(qiáng)大的時(shí)鐘管理和時(shí)鐘電路，但一些低端FPGA上這些電路并不存在，我們就需要自己去創(chuàng)建始終切換電路。

審核編輯：劉清