“采樣保持電路是模數(shù)轉(zhuǎn)換器(ADC)中最重要的電路之一。其電路中存在的寄生電容會(huì)引入時(shí)鐘饋通、溝道電荷注入等非理想因素嚴(yán)重影響ADC的整體性能。鑒于此，本文將介紹這些非理想因素產(chǎn)生的原因及常見(jiàn)的解決方法”

01采樣保持電路

采樣保持電路通常被用在模數(shù)轉(zhuǎn)換器設(shè)計(jì)中，起到信號(hào)采集的作用。圖1是一個(gè)由開(kāi)關(guān)和電容組成的采樣保持電路。在采樣階段，開(kāi)關(guān)閉合且電容Chold采集輸入信號(hào)的信息。在保持階段，開(kāi)關(guān)斷開(kāi)Chold保存采樣時(shí)刻輸入信號(hào)的信息，從而實(shí)現(xiàn)信號(hào)的采樣和保持的功能。

圖1 采樣保持電路[1]

02開(kāi)關(guān)寄生對(duì)采樣精度的影響

圖1所示的采樣保持電路中的開(kāi)關(guān)可由一個(gè)簡(jiǎn)單的MOS管實(shí)現(xiàn)。當(dāng)開(kāi)關(guān)導(dǎo)通時(shí)，溝道內(nèi)存在電荷會(huì)積累電荷Qgate。開(kāi)關(guān)斷開(kāi)后，這些電荷會(huì)流出到采樣電容上從而引起采樣誤差。這就是 “電荷注入” 。由電荷注入產(chǎn)生的誤差可表示為

其中，1/2是假設(shè)溝道中的一半電荷流入到采樣電容上。

此外，時(shí)鐘饋通效應(yīng)也是引起采樣誤差的一個(gè)重要來(lái)源。MOS管的柵漏或柵源之間存在交疊電容Cov。采樣結(jié)束時(shí)鐘跳變時(shí)，會(huì)通過(guò)交疊電容饋通到采樣電容上，從而引起采樣誤差。由時(shí)鐘饋通而導(dǎo)致的誤差可表示為

可見(jiàn)時(shí)鐘饋通引入的是一個(gè)與輸入信號(hào)無(wú)關(guān)的失調(diào)電壓。

03解決時(shí)鐘饋通和電荷注入的幾種方法

1. 增加虛擬開(kāi)關(guān)

如圖2所示，相比于圖1增加了一個(gè)額外的虛擬開(kāi)關(guān)。虛擬開(kāi)關(guān)的狀態(tài)與采樣開(kāi)關(guān)的狀態(tài)相反，且大小為采樣開(kāi)關(guān)的二分之一。當(dāng)采樣開(kāi)關(guān)關(guān)斷時(shí)，溝道電荷Qgate的一半流向輸出端一側(cè)，此時(shí)虛擬開(kāi)關(guān)開(kāi)啟并吸收采樣開(kāi)關(guān)釋放的多余電荷。從而達(dá)到采樣電容上的輸入信號(hào)不被影響的目的。

該方法雖然簡(jiǎn)單但也存在一定的問(wèn)題。采樣開(kāi)關(guān)不可能剛好向輸出一側(cè)注入一半的電荷。因此不能完全抑制電荷注入所引起的誤差。

圖2 增加虛擬開(kāi)關(guān)

2. 底板采樣

圖3為底板采樣技術(shù)的示意圖。當(dāng)采樣結(jié)束時(shí)，晶體管Mb首先斷開(kāi)，此時(shí)采樣電容下極板浮空，隨后另一個(gè)晶體管再關(guān)斷。因?yàn)椴蓸与娙菹聵O板浮空處于高阻狀態(tài)，晶體管內(nèi)電荷不會(huì)流入采樣電容上，從而避免電荷注入而引起的采樣誤差。值得一提的是，該結(jié)構(gòu)無(wú)法解決時(shí)鐘饋通的問(wèn)題。

圖3 底板采樣方法

3. 差分采樣

在模擬集成電路設(shè)計(jì)中，差分是一種常見(jiàn)的消除偶次非線性的方法。如圖4所示，實(shí)際采樣電路中，不僅有時(shí)鐘饋通和溝道電荷注入等非理想因素，輸入信號(hào)通過(guò)MOS管的漏源寄生電容Cds(紅色標(biāo)識(shí))也會(huì)饋通到輸出端。通過(guò)增加兩個(gè)常關(guān)斷的MOS開(kāi)關(guān)大小與采樣開(kāi)關(guān)一致，并結(jié)合差分結(jié)構(gòu)可以有效的減小輸入信號(hào)饋通的影響。

該差分結(jié)構(gòu)相較于底板采樣等方法具有采樣精度高的優(yōu)點(diǎn)，但這是以增加功耗和面積換來(lái)的。

圖4 差分采樣結(jié)構(gòu)