要想享受最新的800G以太網(wǎng)的聯(lián)網(wǎng)速度，就需要與之匹配的串行總線接口。同理，數(shù)據(jù)中心固態(tài)驅(qū)動器（SSD）和AI應(yīng)用中使用的加速器也對傳輸速度有很高的需求。這就是為什么PCI Express（PCIe）6.0在AI、HPC和數(shù)據(jù)中心中越來越受歡迎。PCIe 6.0運行速度極快，達到64GT/s，是上一代的兩倍。目前，網(wǎng)絡(luò)服務(wù)器、固態(tài)驅(qū)動器、交換機和AI加速器都已率先采用PCIe 6.0，網(wǎng)絡(luò)接口卡（NIC）和CPU主機芯片也即將采用該標(biāo)準(zhǔn)，但開發(fā)者該如何知道PCIe 6.0是否適合進行下一款芯片設(shè)計呢？

每向前邁進一步，開發(fā)者所面臨的挑戰(zhàn)便會愈加艱巨，產(chǎn)品上市時間（TTM）的壓力更是有增無減。如果想要采用新標(biāo)準(zhǔn)，但又猶豫不決，不妨參考下方的提示：與行業(yè)領(lǐng)導(dǎo)者合作，借助其完整的端到端PCIe硬件設(shè)計工具，可以輕松實現(xiàn)出色的質(zhì)量和安全性，同時降低風(fēng)險。本文將概括介紹從PCIe 5.0遷移到PCIe 6.0快速通道之前需要考慮的各種事項。

PCIe 6.0有什么優(yōu)勢？

PCIe 6.0是一種變革性的串行總線接口技術(shù)，基于該版規(guī)范中的以下幾項技術(shù)轉(zhuǎn)變，互連方面實現(xiàn)了巨大的變化：

• PAM-4電信號調(diào)制方案：不再使用傳統(tǒng)的不歸零（NRZ）信號，而是采用具有四種電壓電平的脈沖幅度信號，能夠產(chǎn)生三眼眼圖。預(yù)編碼和前向糾錯（FEC）可以分別減少模擬誤差和數(shù)字誤差。該方案能夠以低延遲提供64GT/s的帶寬。
  

• 流量控制單元（FLIT）數(shù)據(jù)包傳輸：這種新的數(shù)據(jù)包傳輸架構(gòu)（FEC要求采用該架構(gòu)）不僅支持增加的帶寬，而且還使系統(tǒng)能夠處理增加的帶寬。
  

• L0p低功耗狀態(tài)：當(dāng)系統(tǒng)中的帶寬需求降低時，新的L0p低功耗狀態(tài)允許一些通道進入睡眠模式，從而能夠優(yōu)化功耗，同時又確保鏈路始終保持開啟。

• 數(shù)據(jù)完整性和安全保護：該規(guī)范在較低的帶寬級別上使用數(shù)據(jù)對象交換（DOE）作為PCIe安全構(gòu)建塊，并使用加密數(shù)據(jù)和密鑰。組件測量認證（CMA）提供固件加密簽名。完整性和數(shù)據(jù)加密（IDE）為系統(tǒng)提供數(shù)據(jù)包級別的安全防護，以防止物理攻擊。通過將IDE與控制器耦合，它可以在64GT/s的高帶寬速度下提供高效的安全防護。

新一代PCI Express面臨的挑戰(zhàn)

如果應(yīng)用需要PCIe 6.0的速度和帶寬，那么在采用時需要考慮以下幾個重要因素：

采用新的PCIe規(guī)范會產(chǎn)生額外的費用：增加的成本可能來自以下方面：遷移到更小的制程工藝、新的IP，以及采用新規(guī)范對整個系統(tǒng)的影響，包括與線纜和背板相關(guān)的損失以及要添加新卡。

PCIe 6.0的成熟尚待時日：PCIe 6.0生態(tài)系統(tǒng)尚未完全建立，而PCI-SIG聯(lián)盟研討會提到的合規(guī)性大約還需要幾年的時間。

無論任何時候，升級到新一代標(biāo)準(zhǔn)都需要考慮成本。不論開發(fā)者是想要現(xiàn)在還是以后投入這些成本，都取決于是否迫切需要實現(xiàn)PCIe 6.0所提供的優(yōu)勢，以及開發(fā)目標(biāo)和面臨的市場壓力。

就PCIe 6.0的成熟度而言，目前的采用軌跡與前幾代規(guī)范類似。鑒于PCIe的廣泛采用，我們可以肯定，支持PCIe 6.0的生態(tài)系統(tǒng)正在不斷建立?，F(xiàn)在采用PCIe 6.0不僅能夠享受它帶來的所有驚人優(yōu)勢，還有助于確保設(shè)計經(jīng)得起未來考驗，讓開發(fā)者能夠在PCIe 6.0生態(tài)系統(tǒng)上線時處于創(chuàng)新的前沿。

向后兼容有利于規(guī)避風(fēng)險

雖然開發(fā)者喜歡設(shè)計先進的系統(tǒng)和技術(shù)，但毫無疑問，也需要規(guī)避風(fēng)險。因此在做出決策時，開發(fā)者會謹慎考慮各種因素，確保自身及自己的產(chǎn)品處于有利的市場競爭地位。盡管PCIe技術(shù)取得了重大的進步，但PCIe規(guī)范在制定時還是精心考慮了與以前版本的向后兼容性。換言之，使用PCIe 6.0開發(fā)的系統(tǒng)不必依賴魯棒的PCIe 6.0生態(tài)系統(tǒng)，就能正常工作。無論是用于端點還是復(fù)雜系統(tǒng)，PCIe 6.0設(shè)計可以插入使用任何版本PCIe標(biāo)準(zhǔn)（包括PCIe 1.0，2.5GT/s）的技術(shù)設(shè)備。如果設(shè)備無法支持新的PCIe 6.0 64GT/s數(shù)據(jù)速率，可以將鏈路協(xié)商為鏈路伙伴雙方均支持的最高數(shù)據(jù)速率。

關(guān)于向后兼容性，需要注意的是，一旦鏈路協(xié)商為64GT/s FLIT模式，它就必須保持FLIT模式：例如，如果異常事件影響信號完整性，比如大型電機啟動而導(dǎo)致電源出現(xiàn)毛刺，或者電路有額外的噪音，或者有人移動線纜，則系統(tǒng)可能需要回退到前幾代PCIe的數(shù)據(jù)速率（例如32GT/s，甚至是16GT/s）。但即使這樣的毛刺導(dǎo)致回退，系統(tǒng)仍將保持FLIT模式。在FLIT模式下支持前幾代PCIe是一種前所未有的新狀態(tài)。雖然這種復(fù)雜情形不一定會出現(xiàn)，但卻不容忽視。為了應(yīng)對這種可能性，必須使FLIT模式支持各種PCIe數(shù)據(jù)速率。

向后兼容是該規(guī)范的主要優(yōu)點之一。PCIe規(guī)范在行業(yè)中處于主導(dǎo)地位，為我們帶來無處不在的連接，而PCIe 6.0已經(jīng)成為整個PCIe生態(tài)系統(tǒng)的一部分。從PCIe 5.0遷移到PCIe 6.0時，我們不可能同時更改整個數(shù)據(jù)中心和其中的所有設(shè)備。PCIe支持回退選項，因此不需要同時升級整個環(huán)境。

基于PCIe 6.0的網(wǎng)絡(luò)交換機設(shè)計

從網(wǎng)絡(luò)交換機的設(shè)計開發(fā)中，不難了解在實際應(yīng)用中實現(xiàn)PCIe 6.0的難度和復(fù)雜性。例如，為了在具有256個通道的設(shè)計中獲得64GT/s和PAM-4信號完整性的優(yōu)勢，不僅需要完整的交換解決方案，還需要與系統(tǒng)以外的技術(shù)集成。開發(fā)者需要仔細考慮封裝、電路板和所有集成的協(xié)同設(shè)計，并思考如何將這些組合成一個整體解決方案。其中涉及的任務(wù)包括：優(yōu)化凹凸貼圖，減少逃逸信號，以及在所有裸片邊緣上優(yōu)化芯片岸端等。除此之外，開發(fā)者還必須盡可能降低芯片的封裝成本。

要想設(shè)計支持PCIe 6.0的交換機，需要了解眾多不同的視角，才能全方位確保系統(tǒng)正常工作。在交換機中實現(xiàn)PCIe 6.0需要具有多個鏈路和多個控制器的不同配置。因此，開發(fā)者所需的IP提供商應(yīng)當(dāng)在PCIe方面擁有豐富經(jīng)驗，并且已經(jīng)研究過PCIe 6.0，包括與客戶合作進行PCIe 6.0交換機設(shè)計。

要在交換機或任何其他應(yīng)用中成功實現(xiàn)PCIe 6.0，開發(fā)者需要一個合適的合作伙伴來提供專業(yè)知識和完整解決方案，涵蓋從IP到設(shè)計再到生產(chǎn)的端到端設(shè)計流程?？煽康脑O(shè)計合作伙伴可以幫助開發(fā)者降低風(fēng)險，克服復(fù)雜性方面的挑戰(zhàn)，從而更輕松地邁向成功。

PCIe驗證依舊很重要嗎？

是的。PCIe 6.0引入的變更會影響所有層，從而增加了驗證的復(fù)雜性。

物理層使用PAM4編碼實現(xiàn)64GT/s的速度支持。PCIe 6.0推出了256B FLIT，它對于將協(xié)議包封裝到FLIT中有著特定的規(guī)則，因此增加了設(shè)計復(fù)雜性。它還增加了FEC的復(fù)雜性，并且需要考慮現(xiàn)有的CRC機制。

出于向后兼容的原因，256B FLIT支持2.5/5/8/16/32 GT/s的速度。為此，需要在所有支持的速度下驗證FLIT模式。??

數(shù)據(jù)鏈路層添加了新的DLLP類型（即優(yōu)化的更新功能和鏈路管理，用于交換鏈路信息，以及更改序列號/重放規(guī)則），因此需要深入驗證序列號、FLIT重放命令握手和選擇性/完全重放機制，以保證FLIT傳輸?shù)芥溌坊锇椤?/p>

隨著FLIT的引入，還定義了新的TLP框架規(guī)則，這也需要廣泛的驗證。

PCIe 6.0還引入了新的功耗狀態(tài)L0p，它可以在不影響流量的情況下降低功耗。鏈路管理DLLP用于在鏈路伙伴之間建立L0p握手，這增加了設(shè)計復(fù)雜性，也需要深入驗證。

PCIe 6.0規(guī)范的顛覆性將帶來新的驗證挑戰(zhàn)，不僅需要驗證接口的向后兼容性、帶寬和性能，還需要對依賴的NVMe、SSD和其他基于PCIe的存儲技術(shù)進行驗證。新思科技驗證IP（VIP）和測試套件便是為了化解這方面的驗證復(fù)雜性而設(shè)計，其中新思科技VIP用于對經(jīng)驗證的新思科技IP進行驗證。

此外，在SoC上運行系統(tǒng)級有效載荷需要更快的、基于硬件的流片前解決方案。新思科技事務(wù)處理器基于新思科技IP，可實現(xiàn)快速的驗證硬件解決方案，包括新思科技ZeBu硬件加速系統(tǒng)和用于驗證用例的新思科技HAPS原型系統(tǒng)。

為什么完整的PCI Express 6.0解決方案很重要？

新思科技客戶眾多，可以通過龐大的知識庫和專業(yè)知識來構(gòu)建回歸算法，讓開發(fā)者從一開始就能進行芯片性能仿真。新思科技擁有各種不同客戶配置方面的經(jīng)驗，可以實現(xiàn)復(fù)雜的控制器配置、由許多鏈路組成的各種通道組合等。新思科技的子系統(tǒng)團隊還對許多不同的控制器和配置開展了不同的物理實現(xiàn)研究。

在合作過程中，新思科技不僅會為開發(fā)者提供PHY、控制器、IP、IDE安全模塊和驗證IP，還會提供以下方面的指導(dǎo)：如何連接，如何進行仿真，如何進行后端綜合（包括必須是分層綜合還是扁平綜合），物理位置建議（間距要求和塊的放置位置），時鐘重建、平衡、路由、時序和收斂，以及時序關(guān)鍵路徑等。新思科技支持眾多廣泛的功能，能夠?qū)碳陀布M行調(diào)試，同時優(yōu)化功耗、性能和面積（PPA）及延遲。而且，新思科技是率先提供經(jīng)過驗證的IDE模塊的公司之一，因此開發(fā)者可以在硬件中實現(xiàn)該模塊，同時仍確保設(shè)計的安全性。

在PCI-SIG DevCon 2023上，新思科技的PCIe 6.0控制器和PHY IP在端到端主機到設(shè)備系統(tǒng)中，使用Teledyne LeCroy的Interposer和Analyzer顯示了有效載荷大小對吞吐量的影響。

作為業(yè)界率先為下一代PCIe提供完整解決方案的公司之一，新思科技在PCIe 6.0方面頗具優(yōu)勢。即使在新規(guī)范尚未最終確定，甚至IP也未最終確定的情況下，新思科技一直與客戶密切合作，共同解決各種PCIe難題。新思科技與客戶攜手合作解決各種復(fù)雜的場景，幫助開發(fā)者率先成功推出芯片，并且在客戶的首次全面流片中也起到了關(guān)鍵作用。以下為新思科技在PCI-SIG大會上展示的廣泛的PCIe 6.0互操作性，包括兩次端到端主機到設(shè)備系統(tǒng)演示。

歡迎觀看視頻，了解大會的一些亮點：

新思科技與PCI-SIG聯(lián)盟有著20年的合作關(guān)系，并在聯(lián)盟委員會中占有一席之地，同時對PCIe規(guī)范也有著深刻見解。雖然PCIe 6.0的設(shè)計沒有通用的解決方案，但新思科技的一站式平臺提供了先進的PCIe 6.0設(shè)計解決方案，不僅已經(jīng)過審查、且穩(wěn)定，可互操作，是目前市面上最為完整的解決方案之一。