偏差分類

在芯片設(shè)計(jì)、制造、應(yīng)用等各個(gè)環(huán)節(jié)都不可避免地會(huì)引入偏差，其直接造成的影響是晶體管、電阻電容以及繞線等電特性的不確定性。無源器件尺寸的偏差造成的影響顯而易見，那么對(duì)于有源器件，從MOS管線性區(qū)的I-V特性公式可以看出：

引入偏差的因素，主要分為工藝（Process），電壓（Voltage）和溫度（Temperature）三類，下面分別講解：

Process

公式中的遷移率、柵氧化層電容、寬長(zhǎng)比、閾值電壓等受芯片制造過程中光刻、刻蝕、離子注入等操作精度的影響。有些偏差是系統(tǒng)性的，對(duì)所有芯片的影響是一致的，另一些偏差則是局部的，微觀上體現(xiàn)在同一顆芯片上完全相同的兩個(gè)邏輯單元表現(xiàn)出的電性能會(huì)有差異。

Voltage

公式中的柵極電壓，漏源電壓等與電源電壓的穩(wěn)定性以及到達(dá)晶體管的電壓降（IR Drop）有關(guān)。前者是系統(tǒng)性的，芯片外接的電源電壓波動(dòng)影響片上所有的器件，后者是局部的，微觀上體現(xiàn)在從電源管腳到達(dá)晶體管的IR Drop各不相同，各個(gè)區(qū)域的電流消耗不一樣也會(huì)導(dǎo)致IR Drop的差異。

Temperature

公式中的遷移率和閾值電壓直接受溫度變化的影響，芯片應(yīng)用時(shí)的環(huán)境溫度是系統(tǒng)性的影響因素，在Signoff是要充分考慮，民用、軍用或者太空級(jí)別的應(yīng)用場(chǎng)景對(duì)溫度變化范圍的要求也不同；此外，由于片上功耗分布的不均勻?qū)е戮植康臏囟炔町愅瑯有枰紤]。

除了上述三個(gè)主要因素，這里還想強(qiáng)調(diào)兩個(gè)點(diǎn)：噪聲引入的偏差和時(shí)鐘偏差

Noise

這里所述的noise更多的是芯片應(yīng)用時(shí)，從輸入管腳引入的噪聲，或者M(jìn)OS管自身的襯底噪聲或者熱噪聲。特別是對(duì)于芯片中的模擬射頻電路，比如鎖相環(huán)，數(shù)模轉(zhuǎn)換，放大器等，噪聲是其電路設(shè)計(jì)時(shí)重點(diǎn)需要考慮的因素，有些是從結(jié)構(gòu)的角度，有些是從工藝的角度。例如，利用差分信號(hào)可以抑制共模噪聲，增加Guide Ring可以減少外圍器件對(duì)其的噪聲干擾等等。

Clock

對(duì)于數(shù)字電路，時(shí)鐘的質(zhì)量對(duì)其時(shí)序的影響非常關(guān)鍵。不管時(shí)鐘是片外輸入，還是片上PLL生成，都不是理想時(shí)鐘，會(huì)引入不確定性。其中，PLL一個(gè)很重要的指標(biāo)就是jitter，而且往往大的SoC中一個(gè)源時(shí)鐘會(huì)分頻產(chǎn)生很多時(shí)鐘，分給不同的子系統(tǒng)使用，由于時(shí)鐘經(jīng)歷的路徑不一樣，也會(huì)對(duì)其質(zhì)量產(chǎn)生影響，所以設(shè)計(jì)時(shí)一般會(huì)要求設(shè)置clock uncertainty，來模擬考慮時(shí)鐘頻率不確定性的影響。

風(fēng)控機(jī)制

上述的系統(tǒng)性偏差，一般通過不同的PVT Corners來控制，例如ssgnp0p72vm40c、tt0p8v85c 、ffgnp0p88v125c等等，他們分別對(duì)應(yīng)不同的.lib庫文件，F(xiàn)oundary提供的Signoff Guide中一般會(huì)給出安全的Signoff Corner列表。具體關(guān)于工藝角的選擇，電壓的選擇，溫度的選擇以及RC Corner的選擇下回再展開講解。

上述的局部的偏差，一般通過OCV（On Chip Violation）機(jī)制來控制，從最早的Flat OCV，到AOCV（Advanced OCV），在到目前的POCV（Parametric OCV），一直在解放思想，釋放過約的Margin。

目前比較流行的POCV或SOCV，相比AOCV到底有多大的差別呢？這個(gè)需要根據(jù)情況具體分析，為了給大家更直觀的概念，下面基于某一個(gè)Post-Route的Database，分別用AOCV和POCV的方式進(jìn)行STA分析，可以得出如下圖所示的比較結(jié)果：

可以看出，相比于AOCV來說，POCV降低了悲觀度，特別是對(duì)于Hold Timing，能節(jié)省很多面積和功耗。有些大公司還執(zhí)著于用Flat OCV去Signoff，在先進(jìn)工藝下的代價(jià)是很大，尤其是在極低電壓下。

對(duì)于噪聲引入的偏差，一方面，可以在仿真時(shí)引入噪聲源來模擬其帶來影響，另一方面，更多的是通過成功經(jīng)驗(yàn)得到最佳實(shí)踐的方式來控制風(fēng)險(xiǎn)。而對(duì)于時(shí)鐘頻率偏差，則可以通過設(shè)置不同的uncertainty的方式加以控制，例如根據(jù)時(shí)鐘的源頭的不同，設(shè)置不同時(shí)鐘之間的uncertainty。

此外，為了充分識(shí)別出工藝偏差對(duì)芯片的影響，在量產(chǎn)前，F(xiàn)oundary一般會(huì)要求把某些測(cè)試批次的Wafer故意往變慢或者變快的方向去調(diào)整工藝，看看哪一種方案對(duì)其芯片的影響是最優(yōu)的。這也屬于流片后管控偏差風(fēng)險(xiǎn)的一部分。