集成電路可拿性是指．在規(guī)定的條件下和規(guī)定的時(shí)問內(nèi)，集成電路完成規(guī)定功能的能力?？赏ㄟ^可靠度、失效率、平均無故障工作時(shí)間、平均失效時(shí)間等來評價(jià)集成電路的可靠性?？煽啃园途眯?、可維修性和設(shè)計(jì)可靠性三大要素????

集成電路可靠度的計(jì)算公式為 R(t)=1-F(t)

式中，R(t)是可靠度函數(shù)，為t時(shí)刻集成電路正常工作的概率；F(t)是累積失效分布函數(shù)，即隨機(jī)選定的集成電路在t時(shí)刻失效的概率。

可靠性具有綜合性、時(shí)間性和統(tǒng)計(jì)性的特征。為了量化可靠性這一概念，一般用乎均失效時(shí)間 (Mean Time to Failure, MTTF)，即第一次失效的平均時(shí)間，來表征集成電路的壽命，即

式中，f(t)為壽命分布模型，是0到無窮大的時(shí)間范圍內(nèi)的概率密度函數(shù)。

F(t)與f(t)的數(shù)學(xué)關(guān)系為

封裝可靠性是集成電路可靠性研究中的重要方面。封裝可靠性研究主要包括封裝設(shè)計(jì)、封裝工藝、封裝材料等方面的改進(jìn)、優(yōu)化、優(yōu)選，以及檢測方法、試驗(yàn)方法、應(yīng)用研究等，其目的是為了保證集成電路的可靠性。在新的封裝結(jié)構(gòu)、封裝工藝和封裝材料對可靠性的影響尚不明晰的情況下，需發(fā)展新的可靠性理論，研究新的可靠性機(jī)制，應(yīng)用先進(jìn)的失效分析手段，對電路的可靠性進(jìn)行分析、模擬、評估和改進(jìn)，以實(shí)現(xiàn)對產(chǎn)品可靠性壽命的準(zhǔn)確預(yù)測。對于集成了多種功能的封裝體，在開發(fā)新產(chǎn)品或改進(jìn)產(chǎn)品的過程中，需進(jìn)行封裝可靠性試驗(yàn)．完成可靠性監(jiān)測統(tǒng)計(jì)，確定試驗(yàn)監(jiān)測的潛在失效機(jī)理。

封裝缺陷和失效是影響封裝可靠性的主要原因。在機(jī)械、熱 化學(xué)或電氣等的作用下，集成電路性能降低；當(dāng)產(chǎn)品的性能參數(shù)和特征超出可接受的范圍時(shí)，認(rèn)為其發(fā)生失效。封裝缺陷會(huì)加速封裝失效和集成電路功能的失效，而失效導(dǎo)致的結(jié)果通常是無法預(yù)料的。封裝缺陷在制造和組裝過程中隨機(jī)發(fā)生，可能發(fā)生在其中的任何階段，包括芯片鈍化、芯片黏結(jié)、引線鍵合、引腳成型等?？煽啃匝芯康闹饕獙ο笫侨毕莺褪Оl(fā)生的位置、類型和潛在來源。由于封裝體易受各種缺陷和失效影響，因此必須通過試驗(yàn)和仿 真分析確定失效的主要因素（常使用物理模型、數(shù)值參數(shù)法和試差法等方法進(jìn)行失效預(yù)測)，并通過加速試驗(yàn)驗(yàn)證鑒別器件的失效周期。在生產(chǎn)過程中，可通過控制工藝參數(shù)、改進(jìn)封裝材料和優(yōu)化封裝參數(shù)設(shè)計(jì)來降低封裝的失效率。

對封裝的可靠性評估主要在集成電路封裝的認(rèn)證過程中完成。認(rèn)證過程包括虛擬認(rèn)證、產(chǎn)品認(rèn)證和量產(chǎn)認(rèn)證。其中，虛擬認(rèn)證是基于失效物理模型（即基于失效機(jī)理和失效時(shí)間預(yù)計(jì)，用于失效物理可 靠性預(yù)測的數(shù)字/分析模型）的預(yù)計(jì)壽命來進(jìn)行的，產(chǎn)品認(rèn)證包含制造樣品的物理試驗(yàn)和可靠性估計(jì)的加速試驗(yàn)。隨著失效分析技術(shù)的發(fā)展，可靠性評價(jià)從基于外場數(shù)據(jù)失效率評估，演變到考慮封裝特性和負(fù)載應(yīng)力的基于失效物理模型的預(yù)計(jì)。對于特定載荷條件下產(chǎn)生的特定失效機(jī)理，可靠性由確定失效部位的失效時(shí)間 (Time to Failure,TTF） 來確定。對于失效部位的TTF 決定的可靠性，可通過失效部位、應(yīng)力輸人和失效模式進(jìn)行評估和報(bào)告。電氣電 子工程師學(xué)會(huì) IEEE 1413.1-2002 標(biāo)準(zhǔn)給出了電子系統(tǒng)或設(shè)備的可靠性預(yù)計(jì)流程框架，其中包含可靠性預(yù)計(jì)報(bào)告必須涵蓋的內(nèi)容。
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