ASIC設(shè)計流程繼續(xù)變得越來越復(fù)雜，進度壓力繼續(xù)增加，看不到盡頭。與權(quán)力相關(guān)的考慮越來越不那么事后才想到。在過去，在實現(xiàn)設(shè)計目標(biāo)時，滿足性能和面積目標(biāo)通常是設(shè)計周期早期階段的主要目標(biāo)。一旦獲得一些信心，電源規(guī)劃細節(jié)就變得更加重要，通常在流程的后期。事實上，過去芯片的電源完整性和可靠性在設(shè)計周期的最后階段得到了照顧，因為它可以這樣完成 - 有更多的時間和電源問題可以輕松解決 - 沒什么大不了的。因此，電源完整性留給了“電源簽核”專家。不幸的是，時代變了。隨著對高功率器件的需求不斷增加，以及不斷縮小的幾何形狀和對激進先進工藝的支持，越來越需要更早地將電源完整性和可靠性設(shè)計到設(shè)計流程中。授權(quán)設(shè)計師盡早解決這些問題變得至關(guān)重要。

他們提到，他們通常在設(shè)計周期結(jié)束時執(zhí)行電源完整性檢查。但是，他們上一次的設(shè)計存在問題，因此他們需要重新思考和優(yōu)化設(shè)計流程。他們錯過了流片期限，需要重新啟動芯片，因為與IR壓降相關(guān)的電源完整性問題使幾乎完成的ASIC設(shè)計無法正常工作。他們驚恐萬分地得出結(jié)論，他們需要找到一種方法來進行早期的功率分析和修復(fù)。他們以前不這樣做的原因是什么？這是因為沒有好的實用解決方案來輕松進行設(shè)計中的軌道分析。

傳統(tǒng)用戶的流被打破。在沒有設(shè)計內(nèi)電源完整性分析且結(jié)果依賴于獨立電源完整性檢查的流程中，存在太多的痛苦，可歸因于兩個組件。

首先，分析步驟很痛苦，因為所需的數(shù)據(jù)需要從后端工具輸出，然后輸入到獨立的電源簽核工具中。設(shè)置很痛苦。第二個問題與獲取這些結(jié)果并以有意義的方式將它們反饋到后端工具有關(guān)。為什么會痛呢？根據(jù)客戶的投訴，他們最終要做的是編寫腳本來解析和利用該信息來做一些有意義的事情，并在從日志和報告中提取和處理信息后做一些手動工作。用戶一直說的是，這種痛苦是如此之大——“請創(chuàng)建一個設(shè)計中的解決方案。

IC Compiler II的新功能是在引擎蓋下調(diào)用RedHawk Analysis Fusion以運行設(shè)計中的軌道分析，就是為了解決這個問題而創(chuàng)建的。使用簽核質(zhì)量引擎，物理設(shè)計環(huán)境中的用戶現(xiàn)在可以更早、更頻繁地輕松執(zhí)行分析，以幫助建立強大的電力網(wǎng)絡(luò)基礎(chǔ)，這樣后期階段就不會出現(xiàn)可能無法修復(fù)的缺陷。

通過與 IC 編譯器 II 的無縫集成，自動設(shè)置可在后臺創(chuàng)建必要的環(huán)境。由于物理設(shè)計和簽核使用相同的引擎，因此相關(guān)性是完美的。此外，對于物理設(shè)計師來說，它易于學(xué)習(xí)和使用，因此可以毫不費力地盡早運行并經(jīng)常運行。這種新的流程是設(shè)計團隊的完美配方 - 這確實是一件多么美好的事情。

審核編輯：郭婷