verilog向量的部分選擇
最近在看verilog代碼時(shí)發(fā)現(xiàn)如下寫(xiě)法a[x*2+:4]這樣的寫(xiě)法，后來(lái)花了一點(diǎn)時(shí)間了解到，該寫(xiě)法稱為向量的部分選擇，還語(yǔ)法在verilog-2001 LRM就有說(shuō)明，只是在語(yǔ)法書(shū)中鮮少提及。
語(yǔ)法定義如下：
如上圖所示，part_select_width必須是常量。該寫(xiě)法在Verilog-2001中添加。
+:表示從starting_bit_number向上增長(zhǎng)part_select_width位。
-: 表示從starting_bit_number向下減少part_select_width位。.
示例如下
//若num位4，out輸出data[19:16]的值
reg [31:0] data
Reg [3:0] num
Wire out = data[num*4+:4]
//若num位4，out輸出data[16:13]的值
reg [31:0] data
Reg [3:0] num
Wire out = data[num*4-:4]
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