SRIO這種高速串口復雜就復雜在它的協(xié)議上，三層協(xié)議：邏輯層，傳輸層以及物理層。

數(shù)據(jù)手冊會說這三層協(xié)議是干什么的呢？也就是分工（【FPGA】SRIO IP核系統(tǒng)總覽以及端口介紹（一）（User Interfaces 之 I/O Port））：

邏輯層定義整體協(xié)議和數(shù)據(jù)包格式。這是端點啟動和完成事務（transaction）所必需的信息。

傳輸層提供數(shù)據(jù)包從端點移動到端點所需的路由信息。

物理層描述了設備級接口細節(jié)，例如數(shù)據(jù)包傳輸機制，流控制，電氣特性和低級錯誤管理。

這種劃分提供了將新事務類型添加到邏輯規(guī)范的靈活性，而無需修改傳輸或物理層規(guī)范。

這種語言層次的描述貌似讓人不太理解說了什么？

下面用圖片來說明（ 串行 RapidIO: 高性能嵌入式互連技術）：

上圖為4通道的SRIO數(shù)據(jù)傳輸原理圖，如果要用單通道的話（FPGA端）在IP核定制的時候選擇單通道即可。

數(shù)據(jù)從遠程設備（假設為DSP的SRIO端）傳輸過來，F(xiàn)PGA端（假設我們這端為FPGA的SRIO端口）通過RX接收到串行數(shù)據(jù)，先到達物理層進行時鐘恢復，串并轉(zhuǎn)換，之后進行8b/10b解碼操作、CRC校驗，這一系列的操作都在物理層完成，之后進入傳輸層，進而到達邏輯層，我們需要的也是對邏輯層進行操作，對操作的對象正是邏輯層上的端口數(shù)據(jù)信息。

數(shù)據(jù)手冊上說了，邏輯層定義了整體協(xié)議和數(shù)據(jù)包格式。

拿邏輯層上的IO口來說，有這樣兩對信號，ireq/iresp和treq/tresp；

假設我們這端是FPGA端，我們接收來自DSP端的數(shù)據(jù)，那FPGA端就是initiator，而DSP端就是target，這樣的話，我們接收后需要處理的數(shù)據(jù)在FPGA上就是treq/tresp channel上的數(shù)據(jù)。

數(shù)據(jù)的發(fā)送是以包的形式發(fā)送的，而能發(fā)送以及接收到什么的包可以在IP核上定制（FPGA端）。

包的格式：

大概情況是這樣的：