1 運(yùn)行平臺(tái)

硬件：CRD500數(shù)字信號(hào)處理板

系統(tǒng)：win7/64；win7/32；win10/64

軟件：Quartus/ModelSimSE/Verilog/Matlab

2 主要功能及性能指標(biāo)

2.2.1主要功能

1）產(chǎn)生基帶原始數(shù)據(jù)

2）完成2FSK調(diào)制

3）完成2FSK解調(diào)

2.2.2主要性能指標(biāo)

1) 調(diào)制端

系統(tǒng)時(shí)鐘：50MHz

基帶數(shù)據(jù)碼率：390.625kbps

載波頻率：3MHz

調(diào)制度：3.5

2) 解調(diào)端

系統(tǒng)時(shí)鐘：50MHz

采樣頻率：25MHz

解調(diào)方式：非相干

位同步：超前－滯后型數(shù)字鎖相環(huán)位同步

3 程序結(jié)構(gòu)框圖說明

FSK通信系統(tǒng)主要由基帶數(shù)據(jù)生成模塊（pcm.v)、FSK調(diào)制模塊（fsk_mod.v) 、FSK解調(diào)模塊（fsk_demod.v）和鎖相環(huán)位同步模塊（BitSync.v）組成。

基帶數(shù)據(jù)生成模塊生成的原始數(shù)據(jù)（390.625kbps）送至FSK調(diào)制模塊完成連續(xù)相位FSK調(diào)制，同時(shí)將原始數(shù)據(jù)流送至CRD500開發(fā)板上擴(kuò)展口的第10腳，便于用示波器測(cè)試。FSK調(diào)制模塊對(duì)接收到的原始數(shù)據(jù)進(jìn)行FSK調(diào)制。調(diào)制度為3.5，載波頻率為3MHz，則碼元0對(duì)應(yīng)的頻率為3M-3.5/2*390.625k=2.31640625MHz, 碼元1對(duì)應(yīng)的頻率為3M+3.5/2*390.625k=3.68359375MHz。

調(diào)制后的數(shù)據(jù)經(jīng)CRD500的DA/濾波/運(yùn)放電路轉(zhuǎn)換成模似信號(hào)經(jīng)跳線送出；采用短接帽將調(diào)制后的模擬信號(hào)送至CRD500的AD采樣電路，轉(zhuǎn)換成數(shù)字信號(hào)后送至FPGA處理；FSK解調(diào)模塊完成FSK信號(hào)解調(diào)，并將解調(diào)出的數(shù)據(jù)送至擴(kuò)展口的第11腳。

解調(diào)判決后的數(shù)據(jù)送至位同步模塊提取位同步信號(hào)，將提取出的位同步信號(hào)送至擴(kuò)展口的第13腳輸出。為真實(shí)驗(yàn)證FSK通信功能，發(fā)送端（pcm.v和fsk_mod.v）的時(shí)鐘由CRD500開發(fā)板上的X1晶振驅(qū)動(dòng)，接收端（fsk_demod.v）的時(shí)鐘由X2晶振驅(qū)動(dòng)。

CRD500板上AD/DA接口有多種設(shè)置方式，如圖2所示。

本次工程實(shí)例采用圖2中的模式1連接方式。如果采用圖2中的第2種模式，則需要采用雙頭BNC線將AD接口與DA接口連接起來。

審核編輯：劉清