了解模擬 IC 設(shè)計過程的基本步驟以及它與數(shù)字 IC 設(shè)計的比較。在本文中，我們將高層次地審視設(shè)計模擬 IC 的過程。

模擬 IC 設(shè)計與數(shù)字 IC 設(shè)計

模擬 IC 設(shè)計與數(shù)字 IC 設(shè)計有很大不同。其中數(shù)字IC設(shè)計在與確定的柵- /晶體管級放置和路由的具體系統(tǒng)和過程的抽象水平大多進(jìn)行，模擬IC設(shè)計通常涉及更個性化的焦點到每個電路，甚至大小和每個具體晶體管。

此外，許多代工工藝主要是為具有模擬功能的數(shù)字 IC 開發(fā)的，這要求模擬 IC 設(shè)計人員處理更適合數(shù)字 IC 的工藝限制和功能。

設(shè)計規(guī)范

模擬設(shè)計團(tuán)隊通常從一組規(guī)范和功能開始，就像數(shù)字 IC 設(shè)計一樣。從那里，各種功能的功能模型用于進(jìn)一步縮小約束范圍，并導(dǎo)致對設(shè)備尺寸、類型和其他過程特征的決策。這可能包括晶體管選擇、高級布局規(guī)劃、電感器和電容器技術(shù)的包含以及 IC 和子電路的期望品質(zhì)因數(shù)。

架構(gòu)硬件描述語言 (AHDL)，例如 VHDL-AMS，用于執(zhí)行高級仿真并確定子塊的約束。在這個階段也可以開發(fā)一個測試平臺，稍后用于仿真，盡管模擬設(shè)計人員也經(jīng)常為他們的子電路設(shè)計開發(fā)測試平臺。

子電路設(shè)計、物理布局和仿真

有了這些細(xì)節(jié)并根據(jù)模擬電路的復(fù)雜性，模擬設(shè)計團(tuán)隊通常會將子電路設(shè)計分配給個人。進(jìn)行理想化的宏觀測量，進(jìn)一步確定子電路的約束和性能預(yù)期。

在此之后，這些宏觀原理圖被分解為具有從代工過程建模的電路元件的原理圖。對這些電路進(jìn)行仿真和優(yōu)化，然后開始物理布局過程。在寄生提取和布局后仿真之前完成布局和布線，然后是設(shè)計規(guī)則檢查 (DRC) 和布局與原理圖。

布局后模擬可能會揭示設(shè)計中的缺陷，可能需要重新設(shè)計、布局和模擬的迭代過程才能滿足最終設(shè)計目標(biāo)并提交 IC 進(jìn)行流片。子電路也可能在整個芯片布局和模擬之前經(jīng)歷自己的設(shè)計、布局和模擬過程，盡管任何一種方法都可能導(dǎo)致需要在流片之前重新設(shè)計電路。

Cadence 模擬設(shè)計環(huán)境的波形窗口示例。截圖由 Saad Rahman 和 Chintan Patel通過馬里蘭大學(xué)巴爾的摩縣提供

模擬抽象級別

以下是模擬 IC 設(shè)計過程的抽象層次：

1. 功能性
2. 行為的
3. 宏
4. 電路
5. 晶體管
6. 物理布局

模擬 IC 設(shè)計流程

具體與模擬 IC 設(shè)計相關(guān)的步驟可細(xì)分如下：

• 設(shè)計規(guī)范
  • 規(guī)格
  • 約束
  • 拓?fù)?/li>
  • 測試臺開發(fā)
• 流程示意圖
  • 系統(tǒng)級原理圖輸入
  • 架構(gòu) HDL 仿真
  • 塊 HDL 規(guī)范
  • 電路級原理圖入口
  • 電路仿真和優(yōu)化
• 物理流
  • 基于 PCell 的布局入口
  • 設(shè)計規(guī)則檢查 (DRC)
  • 布局與原理圖 (LVS)
  • 寄生提取
  • 布局后模擬
  • 流片