在具有一個(gè)主站和多個(gè)從站的典型SPI系統(tǒng)中，專用的片選信號(hào)用于尋址單個(gè)從站。隨著從站數(shù)量的增加，芯片選擇線路的數(shù)量也會(huì)增加。在這種情況下，系統(tǒng)的電路板布局可能會(huì)成為一個(gè)相當(dāng)大的挑戰(zhàn)。

一種布局替代方案是菊花鏈。本文解釋了菊花鏈SPI系統(tǒng)的細(xì)節(jié)，并展示了如何使用軟件通過一串從站傳播命令。

標(biāo)準(zhǔn)SPI?/QSPI/? MICROWIRE?兼容微控制器通過3線或4線串行接口與其從器件通信。典型接口包括片選信號(hào)（/CS）、串行時(shí)鐘（SCLK）、數(shù)據(jù)輸入信號(hào)（DIN），偶爾還包括數(shù)據(jù)輸出信號(hào)（DOUT）。與I2C系統(tǒng)中通常一樣，可單獨(dú)尋址的設(shè)備與總線上的單個(gè)設(shè)備輕松通信。

基本串行通信接口

許多SPI器件無法單獨(dú)尋址。因此，這些設(shè)備與總線上的單個(gè)設(shè)備之間的通信需要額外的硬件或軟件組織。圖1顯示了一個(gè)微控制器與多個(gè)從設(shè)備通信的系統(tǒng)。

圖1.具有獨(dú)立芯片的微控制器為多個(gè)從設(shè)備選擇。

在上述系統(tǒng)中，微控制器使用一個(gè)串行時(shí)鐘輸出（SCK）和一個(gè)主輸出/從輸入線路（MOSI）來命令所有從機(jī)。微控制器為每個(gè)從設(shè)備分配一個(gè)獨(dú)立的從機(jī)選擇信號(hào)（/SS_），以便可以單獨(dú)對(duì)它們進(jìn)行尋址。由于所有從機(jī)共享單個(gè)時(shí)鐘和數(shù)據(jù)線，因此只有/CS輸入置位為低電平的從機(jī)才會(huì)確認(rèn)并響應(yīng)串行時(shí)鐘和數(shù)據(jù)線上的活動(dòng)。當(dāng)系統(tǒng)中的從設(shè)備很少時(shí)，該系統(tǒng)易于實(shí)現(xiàn)。在具有許多從器件的系統(tǒng)中，微控制器需要的/SS_輸出與從器件數(shù)量一樣多。此體系結(jié)構(gòu)增加了硬件和布局的復(fù)雜性。

菊花鏈替代品

硬件約束會(huì)使圖 1 中的方法變得不切實(shí)際且難以實(shí)現(xiàn)。串行接口應(yīng)用的另一種方法是菊花鏈，它通過串聯(lián)的設(shè)備傳播命令。圖 2 顯示了采用菊花鏈配置的 N 器件系統(tǒng)。

圖2.具有多個(gè)菊花鏈從器件的微控制器。

單個(gè)/SS（或/CS）信號(hào)控制所有從機(jī)的/CS輸入;所有從站接收相同的時(shí)鐘信號(hào)。只有鏈中的第一個(gè)從站（SLAVE 1）直接從微控制器接收命令數(shù)據(jù)。網(wǎng)絡(luò)中每隔一個(gè)從站從鏈中前一個(gè)從站的DOUT輸出接收其DIN數(shù)據(jù)。

為了使菊花鏈成功工作，從機(jī)必須能夠在給定的命令周期內(nèi)在DIN上輸入命令（由一個(gè)命令中時(shí)鐘所需的時(shí)鐘脈沖數(shù)定義），并在隨后的命令周期內(nèi)在DOUT上輸出相同的命令。簡(jiǎn)單地說，有一個(gè)命令周期的 DIN 到 DOUT 延遲。此外，從機(jī)必須只執(zhí)行在/CS的上升沿寫入它的命令。這意味著只要/CS保持低電平，從機(jī)就會(huì)忽略該命令，并在下一個(gè)命令周期的DOUT上輸出該命令。如果/CS在給定的命令周期后變?yōu)楦唠娖?，則所有從站執(zhí)行剛剛寫入其各自DIN輸入的命令。如果/CS變?yōu)楦唠娖?，則數(shù)據(jù)不會(huì)在DOUT輸出。此過程使鏈中的每個(gè)從站都可以執(zhí)行不同的命令。只要滿足這些菊花鏈要求，微控制器只需要三個(gè)信號(hào)（/SS、SCK和MOSI）來控制網(wǎng)絡(luò)中的所有從站。

菊花鏈?zhǔn)侨绾螌?shí)現(xiàn)的

在菊花鏈系統(tǒng)中（圖 2），SLAVE 1 直接從微控制器接收數(shù)據(jù)。該數(shù)據(jù)被時(shí)鐘輸入SLAVE 1的內(nèi)部移位寄存器。只要/CS（或/SS）保持低電平，該數(shù)據(jù)就會(huì)傳播到SLAVE 1的DOUT輸出。SLAVE 1 的 DOUT 進(jìn)入 SLAVE 2 的 DIN，因此當(dāng)數(shù)據(jù)出現(xiàn)在 SLAVE 2 的 DOUT 輸出上時(shí)，數(shù)據(jù)將時(shí)鐘輸入 SLAVE 1 的內(nèi)部移位寄存器。正如SLAVE 2從SLAVE 1接收數(shù)據(jù)一樣，微控制器可以同時(shí)向SLAVE 1發(fā)送另一個(gè)命令。此新命令將覆蓋 SLAVE 1 的移位寄存器中的先前數(shù)據(jù)。只要/CS保持低電平，數(shù)據(jù)就會(huì)在整個(gè)菊花鏈中傳播，直到每個(gè)從設(shè)備收到適當(dāng)?shù)拿睢＜虞d到每個(gè)從站移位寄存器的命令在/CS的上升沿執(zhí)行。以下示例使用MAX5233和MAX5290演示菊花鏈。

示例電路 #1

圖3所示為三個(gè)MAX5233 IC，采用菊花鏈結(jié)構(gòu)連接。MAX5233為雙通道、10位DAC（包含兩個(gè)DAC通道A和B）。RSTV 連接到 VDD，模擬輸出功率可達(dá)中間電平。

圖3.菊花鏈電路 #1。

圖4顯示了將IC1（A1和B1）、IC2（A2和B2）和IC3（A3和B3）輸出分別設(shè)置為零、中和滿量程的命令序列。對(duì)于此示例，使用以下命令：

0x7FF8—用滿量程數(shù)據(jù)加載IC3 DAC寄存器，并將兩個(gè)輸出（A3、B3）設(shè)置為滿量程

0x7000—用中間電平數(shù)據(jù)加載IC2 DAC寄存器，并將兩個(gè)輸出（A2、B2）設(shè)置為中間電平

0x6000—用零電平數(shù)據(jù)加載IC1 DAC寄存器，并將兩個(gè)輸出（A1、B1）設(shè)置為零電平

圖4.電路 #1 — 命令序列 A。

在第一個(gè)命令周期（一組16個(gè)SCLK脈沖）中，0x7FF8被加載到IC1的移位寄存器中。當(dāng)/CS保持低電平時(shí)，該數(shù)據(jù)通過IC1傳播，并在DOUT輸出1在下一個(gè)命令周期中。在第二個(gè)命令周期中，來自 DOUT 的數(shù)據(jù)1直接移動(dòng)到 DIN2，0x7FF8被加載到IC2的移位寄存器中。同時(shí)，一個(gè)新命令0x7000被加載到IC1的移位寄存器中，從而覆蓋其先前的命令。

在第三個(gè)命令周期中，第一個(gè)命令0x7FF8加載到IC3的移位寄存器中。第二個(gè)命令 0x7000 加載到 IC2 中，IC1 接收新命令 0x6000。所有三個(gè)IC現(xiàn)在都有一個(gè)命令，它們通過移位寄存器中的菊花鏈接收該命令。當(dāng)/CS變?yōu)楦唠娖綍r(shí)，加載的命令將執(zhí)行;A1 和 B1 設(shè)置為零電平，A2 和 B2 設(shè)置為中間電平，A3 和 B3 設(shè)置為滿量程。

圖 5 演示了一個(gè)更復(fù)雜的命令序列。使用以下命令（更多信息參見MAX5233數(shù)據(jù)資料）：

0x3FF8—加載輸入寄存器A，滿量程數(shù)據(jù)，DAC寄存器和輸出保持不變

0x3000—加載具有中間量程數(shù)據(jù)的輸入寄存器A，DAC寄存器和輸出保持不變

0x2000—加載輸入寄存器A，具有零電平數(shù)據(jù)，DAC寄存器和輸出保持不變

0xBFF8—加載輸入寄存器B，滿量程數(shù)據(jù)，DAC寄存器和輸出保持不變

0xB000—加載輸入寄存器B，其中量程數(shù)據(jù)、DAC寄存器和輸出保持不變

0xA000—用零電平數(shù)據(jù)加載輸入寄存器B，DAC寄存器和輸出保持不變

0x0000 - 無操作

圖5.電路 #1 — 命令序列 B。

在前三個(gè)命令周期中，菊花鏈中的三個(gè)IC中的每一個(gè)都在其移位寄存器中接收一個(gè)命令。IC1、IC2 和 IC3 的命令分別為0xB000、0xBFF8和0xBFF8。這些命令在/CS的上升沿執(zhí)行（第一次執(zhí)行）。首次執(zhí)行后，IC1、IC2和IC3的輸入寄存器B分別加載中間量程、滿量程和滿量程數(shù)據(jù)。此時(shí)，B1、B2、B3保持不變，因?yàn)槊總€(gè)IC的DAC寄存器B保持不變。

在接下來的三個(gè)命令周期中，僅加載輸入寄存器A的命令將寫入每個(gè)IC的移位寄存器。DAC寄存器A及其輸出保持不變。在/CS的上升沿，IC1、IC2和IC3的輸入寄存器A分別加載滿量程、零電平和中間電平數(shù)據(jù)。此時(shí)，A1、A2和A3保持不變，因?yàn)閮H更新了輸入寄存器A，而不是DAC寄存器A。

第二次執(zhí)行后的硬件/LDAC命令（驅(qū)動(dòng)/LDAC低電平有效）加載所有DAC寄存器及其各自輸入寄存器中的數(shù)據(jù)。DAC輸出使用來自其相應(yīng)DAC寄存器的數(shù)據(jù)進(jìn)行更新。A1、B2 和 B3 進(jìn)入滿量程。A2 降至零電平，A3 保持在中電平。

在第三系列命令周期中，IC2和IC3被賦予NO-OP命令（0x0000），而IC1接收0xA000命令，以加載其輸入寄存器B的零電平數(shù)據(jù)。第三次執(zhí)行后，所有輸出保持不變。

在第四個(gè)命令周期系列中，IC1和IC2接收NO-OP命令，而IC3接收0x3FF8。第四次執(zhí)行后，IC3的輸入寄存器A加載滿量程數(shù)據(jù)。另一個(gè)硬件/LDAC命令使用輸入寄存器中的數(shù)據(jù)加載DAC寄存器。這會(huì)導(dǎo)致 B1 從中間量程變?yōu)榱汶娖?，A3 從中間量程變?yōu)闈M量程。所有其他輸出保持不變。

示例電路 #2

圖6所示為三個(gè)采用菊花鏈配置的MAX5290雙通道、12位DAC。PU 連接到 DVDD，模擬輸出通電至滿量程。MAX5290沒有用于菊花鏈的專用數(shù)字輸出。相反，兩個(gè)UPIO（用戶可編程輸入/輸出）引腳中的一個(gè)必須由串行接口編程才能DOUTDC_模式。詳見MAX5290數(shù)據(jù)資料。

圖6.菊花鏈電路 #2。

圖7給出了命令序列示例，使用了以下命令（更多信息參見MAX5290數(shù)據(jù)資料）。

0xDFFF—用滿量程數(shù)據(jù)加載所有輸入和DAC寄存器，DAC A和B輸出更新

0xD800—使用中間量程數(shù)據(jù)加載所有輸入和DAC寄存器，DAC A和B輸出更新

0xD000—用零電平數(shù)據(jù)加載所有輸入和DAC寄存器，DAC A和B輸出更新

0xE400 — 將 DAC A 和 DAC B 置于關(guān)斷模式

0xE40F—使DAC A和DAC B退出關(guān)斷模式

0xFFFF - 無操作

圖7.電路 #2 示例命令序列。

加載到每個(gè)器件移位寄存器的命令在/CS的上升沿執(zhí)行。在第一次執(zhí)行時(shí)，所有DAC輸出都會(huì)更新。IC1的DAC輸出變?yōu)榱汶娖?，IC2的DAC輸出變?yōu)橹虚g電平，IC3的DAC輸出變?yōu)闈M量程。

在第二個(gè)命令周期中，IC2的DAC A和B都處于關(guān)斷模式，命令0xE400。無操作命令使IC1和IC3不受影響。在第三個(gè)命令周期之后，IC1的輸出變?yōu)闈M量程，IC3的輸出變?yōu)榱汶娖?。?dāng)IC2的輸出保持關(guān)斷狀態(tài)時(shí)，數(shù)據(jù)在內(nèi)部輸入和DAC寄存器中更新。IC2在最后一個(gè)命令周期內(nèi)恢復(fù)到正常工作模式，輸出進(jìn)入滿量程。