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      FPGA常見的基本設(shè)計(jì)要點(diǎn)

      FPGA研究院 ? 來源：IP與SOC設(shè)計(jì) ? 2023-02-16 10:47 ? 次閱讀
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      FPGA的用處比我們平時(shí)想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元（LE）。 8d7d3008-ad34-11ed-bfe3-dac502259ad0.jpg1）盡可能采用單一時(shí)鐘； 2）如果有多個(gè)時(shí)鐘域，一定要仔細(xì)劃分，千萬小心，同時(shí)設(shè)置時(shí)序約束； 8d92f370-ad34-11ed-bfe3-dac502259ad0.jpg ?3）跨時(shí)鐘域的信號一定要做同步處理； 對于控制信號的異步處理是寄存器打兩拍緩存； 8da17eb8-ad34-11ed-bfe3-dac502259ad0.jpg 對于數(shù)據(jù)信號的異步處理是異步fifo緩存，同時(shí)注意FIFO兩側(cè)的數(shù)據(jù)流的速率問題； 8db4559c-ad34-11ed-bfe3-dac502259ad0.jpg 4）盡可能將FPGA內(nèi)部的PLL、DLL利用起來，這會(huì)給你的設(shè)計(jì)帶來大量的好處； 5）對于高速的IO接口，需對高速IO設(shè)置的delay約束。 8dc493e4-ad34-11ed-bfe3-dac502259ad0.jpg? ? ? ?FSM：有限狀態(tài)機(jī)，F(xiàn)PGA最基本的程序設(shè)計(jì)之一。FSM分為moore型和merly型，moore型的狀態(tài)遷移和變量無關(guān)，merly型則有關(guān)。 8dd99dac-ad34-11ed-bfe3-dac502259ad0.jpg 實(shí)際使用中大部分都采用merly型。 狀態(tài)機(jī)的編碼：二進(jìn)制編碼（Binary），格雷碼編碼（Gray-code），獨(dú)熱碼（One-hot）。 8df23ea2-ad34-11ed-bfe3-dac502259ad0.jpg 狀態(tài)機(jī)FSM一段式FPGA編碼參考。 8e0c3802-ad34-11ed-bfe3-dac502259ad0.jpg 狀態(tài)機(jī)FSM二段式FPGA編碼參考。 8e1d3a26-ad34-11ed-bfe3-dac502259ad0.jpg 狀態(tài)機(jī)FSM三段式FPGA編碼參考。 8e302514-ad34-11ed-bfe3-dac502259ad0.jpg 8e488c62-ad34-11ed-bfe3-dac502259ad0.jpg 1）在組合邏輯always塊中，if語句一定要有else。 2）在組合邏輯always塊中，case語句的default一定不能少。 3）組合邏輯進(jìn)程敏感變量不能少也不能多。 8e53fdea-ad34-11ed-bfe3-dac502259ad0.jpg 8e677a50-ad34-11ed-bfe3-dac502259ad0.jpg1）模塊仿真：針對每一個(gè)最小基本模塊的仿真； 單元仿真要求代碼行覆蓋率、條件分支覆蓋率、表達(dá)式覆蓋率必須達(dá)到100％，這三種覆蓋率都可以通過modelsim來查看，不過需要在編譯該模塊時(shí)要在Compile option中設(shè)置好。 8e7a1fd4-ad34-11ed-bfe3-dac502259ad0.jpg 2）集成仿真：將多個(gè)大模塊合在一起進(jìn)行仿真，覆蓋率要求盡量高； 3）系統(tǒng)仿真：將整個(gè)硬件系統(tǒng)合在一起進(jìn)行仿真。 此時(shí)整個(gè)仿真平臺包含了邏輯周邊芯片接口的仿真模型，以及BFM、Testbench等。系統(tǒng)仿真需要根據(jù)被仿真邏輯的功能、性能需求仔細(xì)設(shè)計(jì)仿真測試?yán)头抡鏈y試平臺。 審核編輯 ：李倩

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      原文標(biāo)題：FPGA常見的基本設(shè)計(jì)要點(diǎn)

      文章出處：【微信號：FPGA研究院，微信公眾號：FPGA研究院】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。

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