很多工程師在使用Xilinx開(kāi)發(fā)板時(shí)都注意到了一個(gè)問(wèn)題，就是開(kāi)發(fā)板中將LVDS的時(shí)鐘輸入(1.8V電平)連接到了VCCO=2.5V或者3.3V的Bank上，于是產(chǎn)生了關(guān)于FPGA引腳與LVDS(以及LVDS-33，LVDS-25)信號(hào)相連時(shí)兼容性的問(wèn)題，該專(zhuān)題就解決一下這類(lèi)問(wèn)題。總的來(lái)說(shuō)，只要按照下面圖 1和圖 2流程進(jìn)行判斷即可。

這里補(bǔ)充一點(diǎn)知識(shí)，Xilinx的FPGA從7系開(kāi)始分HR IO Bank和HP IO Bank，其中HR(High Range)Bank支持1.2V，1.5V，1.8V，2.5V以及3.3V供電;而HP(High Performance)Bank只支持1.2V，1.5V，1.8V供電，不再支持2.5V和3.3V供電。

針對(duì)LVDS的兼容性，圖 1和圖 2已經(jīng)可以解決絕大多數(shù)問(wèn)題了，這里做一些補(bǔ)充和解釋。

很明確的結(jié)論：作為輸入引腳時(shí)，VCCO不等于1.8V的Bank有可能可以連接LVDS電平標(biāo)準(zhǔn)輸入;VCCO不等于2.5V的Bank有可能可以連接LVDS_25電平標(biāo)準(zhǔn)輸入。但是作為L(zhǎng)VDS輸出引腳時(shí)， 相應(yīng)Bank的VCCO必須與電平標(biāo)準(zhǔn)的電壓相匹配。

VCCO是IO Bank的Output Driver的驅(qū)動(dòng)電源，Input Receiver中部分功能是由VCCAUX供電的。這就解釋了為什么作為輸入引腳時(shí)，電平標(biāo)準(zhǔn)可以與VCCO不匹配。當(dāng)然Input Receiver也受到VCCO的影響，見(jiàn)第3條。

當(dāng)LVDS作為輸入引腳時(shí)，判斷是否可以使用的第一條原則是，作為輸入信號(hào)的絕對(duì)電平不能超過(guò)VCCO+0.2V這個(gè)絕對(duì)電壓門(mén)限，否則有可能損壞引腳的Input Receiver。這是圖 1和圖 2中都做了

判斷的根本原因。

當(dāng)LVDS作為輸入引腳時(shí)，判斷是否可以使用的第二條原則就是對(duì)比信號(hào)輸入與Xilinx相關(guān)器件的LVDS的共模電壓以及峰峰值的指標(biāo)是否滿(mǎn)足。例如Kintex系列的器件需要查閱DS182中的相關(guān)參數(shù)，如下圖所示。

當(dāng)LVDS作為輸入引腳時(shí)，如果相應(yīng)Bank的VCCO與對(duì)應(yīng)的電平標(biāo)準(zhǔn)不匹配，即使可以使用，但DIFF_TERM功能一定不可使用。

當(dāng)LVDS作為輸入引腳時(shí)，如果確實(shí)沒(méi)有辦法滿(mǎn)足圖 1和圖 2的條件時(shí)，可以使用AC耦合的解決方案。其原理在于所謂的電平不匹配都是共模電壓不匹配，如果使用如圖 5所示的電路，其中AC耦合電容將DC電壓阻斷，也就是TX端的共模電壓不會(huì)傳到RX端，RX端只能接收到差分的輸入信號(hào)，而RX端的共模電壓通過(guò)RBIAS進(jìn)行調(diào)節(jié)，以滿(mǎn)足RX端接收到的絕對(duì)電壓不會(huì)超過(guò)VCCO+0.2的要求。

Xilinx FPGA中的LVDS current-mode driver是真正的電流驅(qū)動(dòng)器，不是電壓模擬型的驅(qū)動(dòng)器。

審核編輯：湯梓紅