隨著越來越多的公司對基于 RISC-V ISA 的設(shè)備感興趣，以及越來越多的核心、加速器和基礎(chǔ)設(shè)施組件以商業(yè)或開源形式提供，最終用戶面臨著越來越困難的挑戰(zhàn)：如何確保他們做出最佳選擇。

每個用戶可能會有一組需求和擔(dān)憂，這些需求和擔(dān)憂幾乎等同于 RISC-V 產(chǎn)品的靈活性，遠(yuǎn)遠(yuǎn)超出傳統(tǒng)的 PPA 指標(biāo)，擴展到安全和保障問題或質(zhì)量考慮因素。這可能包括驗證附屬物的適應(yīng)性，它使架構(gòu)擴展和必要的驗證能夠與之相伴。

傳統(tǒng)上，已經(jīng)部署了三個級別的原型設(shè)計——虛擬原型、仿真和 FPGA 原型，包括它們之間的混合。然后每個平臺用于各種目的，包括軟件驗證、架構(gòu)驗證、硬件功能驗證、性能分析等。

RISC-V 的設(shè)計和軟件生態(tài)系統(tǒng)正在建立，但配置和驗證生態(tài)系統(tǒng)正在落后，行業(yè)需要建立新技術(shù)。RISC-V的靈活性給驗證帶來了巨大的挑戰(zhàn)，超出了固定處理器驗證所需的任何挑戰(zhàn)。RISC-V不僅讓硬件軟件共同開發(fā)成為可能更成為了必要的。

硬件軟件共同開發(fā)

過去，先選擇硬件，然后開發(fā)運行在其上的軟件。使用 RISC-V，硬件通常由軟件驅(qū)動?！澳惚仨氝x擇的第一件事是你想要的標(biāo)準(zhǔn) RISC-V 選項，” Imperas Software的創(chuàng)始人兼首席執(zhí)行官 Simon Davidmann 說。“RISC-V 功能集目前有 200 或 300 個選項。如何知道算法是否會受益于浮點單元或 SIMD、硬件乘法器，甚至矢量引擎？必須針對希望該處理器完成的應(yīng)用程序類型或工作計算出將需要并且能夠負(fù)擔(dān)得起的硬件功能。這本身就成了一個挑戰(zhàn)?！?/p>

需要原型來進行這些類型的權(quán)衡?！叭绻O(shè)計師的目標(biāo)是評估性能和適合目的，那么虛擬原型設(shè)計是唯一可行的選擇，”Quadric 首席營銷官 Steve Roddy說?！皹?gòu)建硬件原型比創(chuàng)建子系統(tǒng)或整個 SoC 的 SystemC 模型耗時多 10 到 50 倍。SystemC 虛擬原型的運行速度通常足以回答性能問題，例如在可接受的精度范圍內(nèi)，可以通過該處理器內(nèi)核獲得每秒多少幀的吞吐量，或者功能 X 的峰值和平均帶寬要求是多少。”

獲得正確的準(zhǔn)確性可能很困難?！耙磺卸寂c準(zhǔn)確性和快速構(gòu)建模型的能力有關(guān)，” Arteris IP解決方案和業(yè)務(wù)開發(fā)副總裁 Frank Schirrmeister 說?！罢_的準(zhǔn)確性取決于問題要求，而生成這些要求并非易事。如果是 ASIP 提供商，將能夠從擁有的任何模板生成這些內(nèi)容。根據(jù)可能需要流水線準(zhǔn)確性的問題，可能需要內(nèi)存準(zhǔn)確性，它不需要完全準(zhǔn)確，但是當(dāng)涉及 CAD 部門時，他們太害怕回答錯誤的問題?！?/p>

但準(zhǔn)確性是與速度的權(quán)衡?！半m然一些虛擬原型是周期準(zhǔn)確的，但它們通常運行速度太慢，無法獲得必要的軟件吞吐量，”Imperas 的 Davidmann 說?！白罡咝阅艿奶摂M原型不是性能引擎，因為它們不對處理器流水線建模。他們從軟件的角度來看它，您可以在其中編譯它并在硬件上運行它，您可以通過查看指令數(shù)或近似時序估計來了解近似性能。這應(yīng)該足以做出這種架構(gòu)決策?！?/p>

它通常需要幾個原型。“我們通常出于兩個原因制作原型，”Microchip Technology 的 FPGA 業(yè)務(wù)部軟件和系統(tǒng)工程高級總監(jiān) Venki Narayanan 說?！耙粋€是架構(gòu)驗證，以確保我們滿足所有性能指標(biāo)和要求以及功能驗證。另一個原因是嵌入式軟件和固件開發(fā)。驗證需要使用不同級別的原型制作技術(shù)，最常見的是使用我們自己的 FPGA 開發(fā)用于架構(gòu)和功能驗證的仿真平臺。我們還使用 QEMU 等架構(gòu)模型來構(gòu)建用于性能驗證和嵌入式軟件開發(fā)的虛擬平臺?！?/p>

可能性的數(shù)量正在增加?！叭缃?，公司可以通過多種方式使用 RISC-V 進行原型設(shè)計，”RISC-V International 的首席技術(shù)官 Mark Himelstein 說?！斑@些范圍從制造商級別的單板計算機到支持企業(yè) LINUX 的主板。仿真環(huán)境（如 QEMU）允許開發(fā)人員在硬件完成之前開發(fā)軟件，并且從嵌入式 SoC（來自 Espressif 和 Telink 等公司）到 FPGA（來自 Microsemi 等公司），到處都有現(xiàn)成的部件，到英特爾和 SiFive 即將推出的 Horse Creek 開發(fā)板?！?/p>

回到性能/準(zhǔn)確性權(quán)衡?！拔锢碓托枰嗟脑O(shè)計工作，因為連接和綜合了真正的 RTL，但它們提供了更高的準(zhǔn)確性和吞吐量，”Quadric 的 Roddy 說?！癋PGA 系統(tǒng)中的物理原型，無論是本土開發(fā)的還是來自大型 EDA 公司的，都需要付出努力才能實現(xiàn)。但它的運行速度比 SystemC 模型快一個數(shù)量級，比全門級仿真快幾個數(shù)量級。設(shè)計團隊通常會在 IP 選擇過程中從基于 C 的模型轉(zhuǎn)向物理模型，以驗證 IP 選擇后的實際設(shè)計，并作為系統(tǒng)軟件開發(fā)平臺。”

一旦知道想要硬件中的哪些功能集，就可以看看是否有人已經(jīng)創(chuàng)建了滿足大部分需求的解決方案。Davidmann 說：“很有可能，所有的供應(yīng)商都在那里，將會有一個商業(yè)解決方案，它具有用戶正在尋找的東西類型?！薄暗鞘褂?RISC-V，不必按原樣接受該解決方案。RISC-V 價值的一個重要部分是可以自由更改、修改和添加想要的不同內(nèi)容?！?/p>

選擇實施方案

有許多方法可以實現(xiàn)一組功能，例如流水線階段數(shù)或推測執(zhí)行功能。每一種都將在功率、性能和面積之間進行不同的權(quán)衡?！癐SA 風(fēng)格，無論是 RISC-V、Arm、Cadence 的 Xtensa、Synopsys 的 ARC，都不會真正影響建模和原型設(shè)計目標(biāo)以及權(quán)衡，”Roddy 說?！盁o論處理器品牌如何，系統(tǒng)架構(gòu)師都需要回答有關(guān) SoC 設(shè)計目標(biāo)的問題。在技術(shù)層面上，相對于建模和性能分析工具支持，RISC-V 潮流確實在市場上處于穩(wěn)定地位。有許多相互競爭的核心供應(yīng)商，每個供應(yīng)商都有不同的實現(xiàn)和處理器特性。作為主系統(tǒng) CPU，它沒有 Arm 的壽命長，因此在 EDA 領(lǐng)域得到廣泛驗證的生態(tài)系統(tǒng)參與者較少，對來自各種 RISC-V 供應(yīng)商的現(xiàn)成 RISC-V 內(nèi)核的即用型建模支持。作為可配置、可修改的核心，RISC-V 世界落后于 Tensilica 花費 25 年構(gòu)建的指令集自動化水平。因此，RISC-V 作為現(xiàn)成構(gòu)建塊的建模支持較少，用作指令集實驗平臺的自動化程度較低?！?/p>

這只是需要評估的實施的一個方面。它的質(zhì)量如何？如果想修改它，如何重新驗證它？

性能是其中最容易評估的。“這與選擇任何傳統(tǒng)處理器供應(yīng)商沒有什么不同，”戴維曼說?！八麄儠嬖V你這個內(nèi)核每瓦特能提供多少 Dhrystones，他們會提供典型的處理器分析數(shù)據(jù)，這表明這就是這個微架構(gòu)的運行速度。他們擁有所有這些數(shù)據(jù)，任何獲得處理器核心許可的人都會熟悉這些數(shù)據(jù)，并會與他們交談并獲取這些信息。數(shù)據(jù)表中可能會有許多可選選項，可以在供應(yīng)商網(wǎng)站上的數(shù)據(jù)表上查看它。

在此級別，您可能需要循環(huán)精度。Schirrmeister 說：“大多數(shù)人將其輸入仿真器并通過它運行足夠的數(shù)據(jù)以做出合理的決定。我認(rèn)為短期內(nèi)不會升級到虛擬原型。一些公司正在談?wù)?FPGA 原型，可以在其中擁有自己的單板解決方案。根據(jù)需要回答的問題，可以決定對其進行配置、生成，然后將其泵入 FPGA 以通過它運行更多數(shù)據(jù)，并在其之上使用適當(dāng)?shù)能浖獭Ｔ撔袠I(yè)擁有足夠快的進入仿真器和原型設(shè)計的途徑，使這成為可能?；締栴}是根據(jù)盡可能準(zhǔn)確的數(shù)據(jù)做出這個決定，但是當(dāng)想做出那個決定時可能沒有那么準(zhǔn)確的數(shù)據(jù)?！?/p>

其中許多原型必須包含的不僅僅是處理器?！疤摂M平臺提供了與其他外部物理硬件功能集成的能力，例如在真實環(huán)境中運行的內(nèi)存和傳感器，”Microchip 的 Narayanan 說?！盎旌舷到y(tǒng)可以將虛擬平臺與其他外部功能的物理原型結(jié)合在一起。FPGA 仿真和原型設(shè)計有助于發(fā)現(xiàn)與時序相關(guān)的錯誤，例如競爭條件，因為這更加準(zhǔn)確，并且外部功能正在高速運行。”

驗證

由于處理器設(shè)計長期以來一直在內(nèi)部進行，因此沒有用于構(gòu)建處理器的公共驗證生態(tài)系統(tǒng)，并且 RISC-V 的功能需要比以往任何時候都更加靈活的驗證解決方案。這種創(chuàng)造才剛剛開始。

“有像 Dhrystones 或 CoreMark 這樣的行業(yè)指標(biāo)，因此人們可以比較性能，”Davidmann 說?！暗悄阍趺茨鼙容^驗證質(zhì)量呢？需要有一個公平的競爭環(huán)境，需要一些質(zhì)量指標(biāo)來進行驗證?！?/p>

這是開源運動可以提供幫助的地方。“如果你看看 RISC-V 生態(tài)系統(tǒng)，就會發(fā)現(xiàn)大量非常有經(jīng)驗的處理器開發(fā)人員，”Schirrmeister 說?！坝袃蓚€極端。一個是我從供應(yīng)商那里得到了一個核心，如果它不起作用，那是他們有問題。另一方面，我有完全的自由，什么都自己做。平衡正在這兩個極端之間的某個地方發(fā)展。你得到的東西是你的供應(yīng)商提供的一定數(shù)量的驗證，然后擴展是你自己的責(zé)任?！?/p>

這就是衡量標(biāo)準(zhǔn)的用武之地?！癐SA 兼容性只是充滿復(fù)雜性的階梯中的第一級，只有少數(shù)公司攀登過，”Breker Verification Systems 首席執(zhí)行官 Dave Kelf 說?！霸驮O(shè)計可能是完全確保處理器可靠運行的唯一方法，但利用真實的工作負(fù)載來驅(qū)動這些原型只是觸及了真實處理器覆蓋范圍的表面。這與推動加速開發(fā)和上市時間問題的開放式 ISA 的競爭努力不一致?！?/p>

這些指標(biāo)是什么？“在OpenHW質(zhì)量組中，我們正在努力找出這些指標(biāo)應(yīng)該是什么，”Davidmann說?！斑@包括功能覆蓋之類的東西，因為它不僅僅是簡單的說明。對于高質(zhì)量的處理器，需要的遠(yuǎn)不止這些。需要有一種驗證方法，可以確信您與參考系數(shù)的比較涵蓋了所有內(nèi)容。功能覆蓋率只是表明你已經(jīng)有了測試，但這必須與某種形式的已知參考進行比較的方法相結(jié)合。我們將添加故障注入技術(shù)，以便能夠確定您的測試臺是否真的檢測到問題?！?/p>

這需要一套工具?！半S著 RISC-V 生態(tài)系統(tǒng)的成熟，商業(yè)實施開始支持明確的細(xì)分市場，”Axiomise 創(chuàng)始人兼首席執(zhí)行官 Ashish Darbari 說。“我們看到了對需要功能安全合規(guī)性的市場的支持，例如汽車。我們看到對物聯(lián)網(wǎng)的支持，需要安全性。RISC-V 供應(yīng)商正在投資于高級驗證技術(shù)，包括用于架構(gòu)建模和性能的虛擬原型設(shè)計?，F(xiàn)在有工具可用于盡早采用形式化方法，以便在設(shè)計過程的早期消除錯誤并避免錯誤插入，因為設(shè)計人員很難通過處理器與內(nèi)存接口上的仿真來捕捉極端情況錯誤?！?/p>

必要的工具之一是能夠根據(jù)特性列表或功能集生成測試用例?！白詣由蓽y試內(nèi)容以驅(qū)動原型并及時考慮驗證復(fù)雜性是關(guān)鍵，”Breker 的 Kelf 說。“這些生成機制現(xiàn)在開始出現(xiàn)在市場上。”

結(jié)論

一個生態(tài)系統(tǒng)的好壞取決于它最薄弱的部分，對于 RISC-V 來說，就是 EDA 工具鏈。這樣做的原因有兩個。首先，直到最近，處理器驗證工具還沒有商業(yè)市場。雖然它們在過去存在，但它們要么消失，要么被解散到傳統(tǒng)的處理器公司中。其次，RISC-V ISA的靈活性創(chuàng)造了一種新的系統(tǒng)級優(yōu)化方法，需要一套新的工具。理解這個機會需要時間，并且需要時間才能出現(xiàn)適當(dāng)解決它的商業(yè)工具。