來源：《半導(dǎo)體芯科技》雜志10/11期

西門子數(shù)字化工業(yè)軟件近日與半導(dǎo)體晶圓制造大廠聯(lián)華電子(UMC)合作，面向聯(lián)華電子的晶圓堆疊(wafer-on-wafer)和芯片晶圓堆疊(chip-on-wafer)技術(shù)，提供新的多芯片3D IC(三維集成電路)規(guī)劃、裝配驗證和寄生參數(shù)提取(PEX)工作流程。聯(lián)電將同時向全球客戶提供此項新流程。

通過在單個封裝組件中提供硅片或小芯片(chiplet)彼此堆疊的技術(shù)，客戶可以在相同甚至更小的芯片面積上實現(xiàn)多個組件功能。相比于在PCB上鋪設(shè)多個芯片的傳統(tǒng)配置，該方法不僅更加節(jié)省空間，還能以更低的功耗實現(xiàn)更出色的系統(tǒng)性能和更多的功能。

聯(lián)華電子組件技術(shù)開發(fā)和設(shè)計支持副總裁鄭子銘表示：“我們的客戶現(xiàn)在可以使用經(jīng)驗證且可靠的晶圓制造設(shè)計套件與流程，來驗證其堆疊組件的設(shè)計，同時校正芯片對齊與連接性，并提取寄生參數(shù)，以便在信號完整性仿真中使用。聯(lián)電與西門子EDA的共同客戶對高性能計算、射頻、人工智能物聯(lián)

網(wǎng)等應(yīng)用的需求正日漸增長，隨之帶來對3D IC解決方案的大量需求，此次聯(lián)電與西門子的合作將幫助客戶加快其集成產(chǎn)品設(shè)計的上市時間?！?/p>

聯(lián)華電子開發(fā)了全新的混合鍵合(hybrid-bonding)3D版圖和電路比較(LVS)驗證和寄生參數(shù)提取工作流程，使用西門子的XPEDITION ? Substrate Integrator軟件進(jìn)行設(shè)計規(guī)劃和裝配、西門子的Calibre? 3DSTACK軟件進(jìn)行芯片間的連接性檢查，同時使用Calibre nmDRC軟件、Calibre nmLVS軟件和Calibre xACT ?軟件來執(zhí)行IC與芯片間擴(kuò)展物理和電路驗證任務(wù)。

西門子數(shù)字化工業(yè)軟件電子板系統(tǒng)高級副總裁AJ Incorvaia表示：“西門子非常高興能夠與聯(lián)華電子進(jìn)一步深化合作，為雙方共同客戶提供更優(yōu)解決方案。隨著客戶不斷開發(fā)復(fù)雜度更高的設(shè)計，我們已經(jīng)準(zhǔn)備好為其提供所需的先進(jìn)工作流程，以實現(xiàn)這些復(fù)雜設(shè)計?！?/p>

審核編輯黃昊宇