通常，芯片制造商會在標(biāo)稱電壓水平以下添加大電壓保護帶，以確保在最壞情況下的工藝和環(huán)境條件下具有正確的功能。

欠壓，即電源電壓低于標(biāo)稱電平，是降低底層硬件總功耗的有效技術(shù)，因為它以二次方式降低動態(tài)功率，線性降低靜態(tài)功耗。通常，芯片制造商會在標(biāo)稱電壓水平以下添加大電壓保護帶，以確保在最壞情況下的工藝和環(huán)境條件下具有正確的功能。然而，對于許多實際應(yīng)用，這種電壓保護帶是不必要的和保守的;反過來，它又增加了巨大的功耗損失。因此，消除這種電壓保護帶可以顯著節(jié)省功耗，而不會產(chǎn)生任何性能或可靠性開銷。但是，在保護帶區(qū)域以下進一步欠壓會產(chǎn)生開銷，無論是工作頻率同時降尺度時的性能，還是底層硬件以最大頻率工作時的可靠性。

在文獻中，欠壓已被研究用于CPU和GPU等計算設(shè)備以及DRAM等內(nèi)存存儲。我們 擴展 并 徹底 研究了 現(xiàn)代 現(xiàn)場 可 編 程 門 陣列 （FPGA） 的 欠壓 技術(shù)（包括 真實 FPGA 芯片 的 電壓 保護 帶 分析、 保護 帶 以下 的 故障 特性 和 緩解 性能、 工作量 特性 分析 等）。我們已經(jīng)證明了這種技術(shù)在FPGA提供超過10倍的節(jié)能增益方面的巨大潛力，通過該技術(shù)可以有效地彌合FPGA和基于專用集成電路（ASIC）的加速器之間的功率效率差距。研究結(jié)果在學(xué)術(shù)界引起了極大的關(guān)注，并在MICRO‘2018 ［1］和DSN’2020 ［2］等頂級場所發(fā)表。

我們的目標(biāo)是將我們在LEGaTO 項目中開發(fā)的 FPGA 欠壓技術(shù)轉(zhuǎn)移到工業(yè)領(lǐng)域，特別是用于嵌入式深度學(xué)習(xí) （DL） 應(yīng)用。DL應(yīng)用程序由于對海量數(shù)據(jù)移動和計算能力的自然高需求而非常耗電。由于硬件資源有限，對于物聯(lián)網(wǎng)和移動設(shè)備等嵌入式場景，這個問題更為嚴(yán)重。因此，我們相信我們的FPGA欠壓技術(shù)可以顯著提高此類應(yīng)用的功率效率，從而促進其在實際工業(yè)環(huán)境中的部署。總的來說，從環(huán)境和經(jīng)濟的角度來看，降低能耗顯然是一件好事。這對于攜帶自己能源的應(yīng)用更為相關(guān)，例如無人機和電動汽車。電池保持時間是許多產(chǎn)品非常重要的特征。此外，在許多應(yīng)用中，當(dāng)今深度學(xué)習(xí)系統(tǒng)的能耗會抑制產(chǎn)品創(chuàng)新，例如在智能家居中。如果我們要實現(xiàn)當(dāng)今媒體所描繪的智能未來，智能系統(tǒng)的能耗需要非常低。在這一行中，能源效率對于汽車和電信行業(yè)等多個領(lǐng)域極為重要。

通過利用欠壓技術(shù)，我們期望在相同的FPGA硬件上實現(xiàn)近10倍的能源改進。我們希望能夠通過這個項目吸引幾個客戶，并增加物聯(lián)網(wǎng)領(lǐng)域的市場份額，其中低能耗至關(guān)重要，這將帶來一些新的就業(yè)機會，以進一步擴展我們的技術(shù)堆棧。

審核編輯：郭婷