導(dǎo)讀

本文將概要介紹數(shù)字芯片設(shè)計的十大流程，以及各大流程中使用的主流EDA軟件。

芯片在我們的生活和工作中無處不在。

例如，交通智能卡就嵌入了一顆帶有微處理器、儲存單元、芯片操作系統(tǒng)的芯片；而手機的主板則集成了數(shù)百顆芯片，有的負責(zé)無線電收發(fā)、有的負責(zé)功率放大、還有的負責(zé)存儲照片和文件、處理音頻，完成指紋、虹膜、面部的識別。

當然，手機中最重要，也是價格最昂貴的還屬CPU，它是手機的控制中樞和邏輯計算的中心，通過運行存儲器內(nèi)的軟件及數(shù)據(jù)庫來操控手機。

根據(jù)處理的信號類型不同，芯片可以分為數(shù)字芯片和模擬芯片。

要制造出芯片，首先要完成芯片設(shè)計。

本文將概要介紹數(shù)字芯片設(shè)計的十大流程，以及各大流程中使用的主流EDA軟件。

芯片設(shè)計可以分為前端設(shè)計（即邏輯設(shè)計）和后端設(shè)計（即物理設(shè)計）。前端設(shè)計包括以下四個步驟：

前端設(shè)計

（1）算法或硬件架構(gòu)設(shè)計與分析

在明確芯片的設(shè)計需求之后，系統(tǒng)架構(gòu)師會把這些市場需求轉(zhuǎn)換成芯片的規(guī)格指標，形成芯片的Spec，也就是芯片的規(guī)格說明書。

這個說明書會詳細描述芯片的功能、性能、尺寸、封裝和應(yīng)用等內(nèi)容。

系統(tǒng)架構(gòu)師會根據(jù)芯片的特點將芯片內(nèi)部的規(guī)格使用劃分出來，規(guī)劃每個部分的功能需求空間，確立不同單元間聯(lián)結(jié)的方法，同時確定設(shè)計的整體方向。

這個步驟對之后的設(shè)計起著至關(guān)重要的作用，區(qū)域劃分不夠的，無法完成該區(qū)域內(nèi)的功能實現(xiàn)，會導(dǎo)致之前的工作全部推翻重來。

設(shè)計出來的東西，必須能夠制造出來，所以芯片設(shè)計需要與產(chǎn)業(yè)鏈后端晶圓的制造和封裝測試環(huán)節(jié)緊密合作，工程師不但需要考慮工藝是否可以實現(xiàn)相應(yīng)電路設(shè)計，同時需要整合產(chǎn)業(yè)鏈資源確保芯片產(chǎn)品的及時供給。

這里的算法構(gòu)建會用到編程語言（MATLAB，C++， C，System C, System Verilog等），對于不同類型的芯片，工程師們會有不同的偏好選擇。

（2）RTL code（Register Transfer Level，寄存器傳輸級）實現(xiàn)

由于芯片的設(shè)計及其復(fù)雜，設(shè)計人員并不在晶體級進行設(shè)計，而是在更高的抽象層級進行設(shè)計。

RTL實現(xiàn)就是根據(jù)第一步的架構(gòu)設(shè)計結(jié)果，轉(zhuǎn)化為Verilog HDL或VHDL語言，這兩種語言是世界上最流行的兩種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的硬件編程語言，可以用于表示邏輯電路圖、表達式等邏輯輸出。

所以，可以理解為上一步是統(tǒng)籌規(guī)劃，第二步是具體去實現(xiàn)，設(shè)計工程師們通過敲一行行代碼，去實現(xiàn)電路的功能。

輸出結(jié)果轉(zhuǎn)化為Verilog HDL或VHDL語言。

（3）編碼檢查與分析

這一步就是檢查代碼有沒有錯誤，保證代碼不會出現(xiàn)什么歧義導(dǎo)致實現(xiàn)結(jié)果和設(shè)計目的不一致。

一般來說，最常用的編碼檢查工具就是Synopsys的Spyglass，這個工具最主要檢查的內(nèi)容有兩個,一個是Lint檢查，一個是CDC (Clock Domain Crossing，跨時鐘域)檢查。

Lint檢察不僅可以檢測出許多編譯器編譯過程中的錯誤，還可以關(guān)聯(lián)很多文件進行錯誤的檢查和代碼分析；CDC檢查則是對電路設(shè)計中同步電路設(shè)計的檢查，在大型電子電路設(shè)計中，設(shè)計人員很難設(shè)計出整個大型的同步電路，而只能根據(jù)電路邏輯功能，劃分為多個同步電路部分，由不同的時鐘域控制。

這些部分可能存在重疊，這會導(dǎo)致重疊部分的觸發(fā)器狀態(tài)變化不能在統(tǒng)一的時鐘作用下完成，從而導(dǎo)致電路出現(xiàn)亞穩(wěn)態(tài)。

電路出現(xiàn)亞穩(wěn)態(tài)會讓組合邏輯電路輸入狀態(tài)不可頂知，甚至產(chǎn)生突然的跳變，因此需要進行CDC檢查。

SPYGLASS截圖，圖片源自網(wǎng)絡(luò)

（4）功能驗證

這一步是驗證芯片設(shè)計與預(yù)定的設(shè)計需求是否相符的關(guān)鍵步驟，主要是驗證電路設(shè)計邏輯功能的正確性，而非電路的物理特性（后面的步驟會講到物理驗證）。

數(shù)字仿真器是數(shù)字集成電路邏輯功能驗證的主要手段。

隨著超大規(guī)模集成電路的高速發(fā)展，高性能數(shù)字仿真器已經(jīng)成為數(shù)字集成電路設(shè)計與驗證中必備的一環(huán)。

近年來數(shù)字仿真器技術(shù)發(fā)展很快，當今主流數(shù)字仿真軟件可以支持數(shù)十億晶體管規(guī)模的超大規(guī)模集成電路的邏輯功能進行高效精確的仿真驗證。

為了保證芯片的穩(wěn)定性，這個階段的過程時間會持續(xù)數(shù)月。

EDA工程師常用的EDA工具是Mentor（西門子EDA）的Modelsim、Synopsys的VCS和Candence 的NC-Verilog。

功能仿真驗證

在整個芯片設(shè)計流程中的位置（黑體）

后端設(shè)計

（5）邏輯綜合（Synthesis）

從這一步開始，就進入芯片設(shè)計的后端設(shè)計（物理設(shè)計）階段了。

主要負責(zé)將RTL code轉(zhuǎn)換為實際后端使用的Netlist（網(wǎng)表,包含了RTL中所有的邏輯信息，以及離散傅立葉變換、門控時鐘和I/O等）。

網(wǎng)表的質(zhì)量對芯片的布局布線工作起到?jīng)Q定性作用。

該過程需要考慮工藝的電特性和物理特性等因素，要盡可能做到Performance(性能)、Power（功耗）和Area（面積）的PPA優(yōu)化。

Synthesis的質(zhì)量在一定程度上取決于綜合軟件的性能，業(yè)界流行的兩個邏輯綜合工具是Synopsys的Design Compiler和Cadence的Genus，綜合工程師的一個基本要求便是熟練的掌握兩個工具的使用方法。

（6）布局布線（PD）

布局布線是數(shù)字后端中占比最大的工作，主要就是把網(wǎng)表轉(zhuǎn)化成GDSII流格式（這是一種用于集成電路版圖的數(shù)據(jù)轉(zhuǎn)換的標準數(shù)據(jù)文件庫格式，其中含有集成電路版圖中的平面的幾何形狀、文本或標簽等有關(guān)信息，由層次結(jié)構(gòu)組成），確定各種功能電路的擺放位置。

PD的步驟包括Floorplan（布局規(guī)劃）、Place（功能電路的擺放）、CTS（時鐘綜合）、Optimize（優(yōu)化）、Route（布線）和ECO(工程變更)等，確保各個模塊滿足時序和物理制造的要求。

這個步驟是后端設(shè)計中最核心的工作。

布局布線對工具的依賴程度較強，而且工具操作相對來說較為復(fù)雜。業(yè)界較為常用的是Cadence的Innovus和Synopsys的ICC。

國內(nèi)外布局布線工具廠商

Leplace圖形界面

（7）靜態(tài)時序分析（STA）

STA（Static Timing Analysis，靜態(tài)時序分析）是芯片后端設(shè)計中的重要步驟。

芯片上有海量的極其微小的金屬元器件，這些元器件的大小不一，通過引線流過這些元器件的延時會有不同,由于元器件過于微小，芯片的布局布線肯定會受到這些不同大小元器件和之間引線的各種限制，而靜態(tài)時序分析則是模擬各種元器件間的互聯(lián)和各種不同狀況的仿真，找出存在的各種問題。

靜態(tài)分析需要保證芯片設(shè)計中所有的路徑，滿足內(nèi)部時序單元對建立時間和保持時間的設(shè)計要求。

也就是說無論信號的起點是什么，信號都可以被及時地傳遞到該路徑的終點。同時，也要滿足電平跳變時間、電容、噪聲、等要求。

STA需要制定整個芯片的時序約束約束文件，選擇芯片需要Signoff（簽發(fā)）的Corner（工作范圍）以及全芯片的Timing(時序) ECO流程，這個步驟的難度要求很高。

STA階段應(yīng)用較廣的是Synopsys的Primetime和Cadence的Tempus軟件。值得一提的是國內(nèi)鴻芯微納的ChimeTime，它是一種靜態(tài)時序簽核工具，提供了SPICE仿真精度的簽核結(jié)果。

（8）物理驗證

物理驗證也是流片（即試生產(chǎn)）前的一項重要事項。

如果物理驗證有錯，那芯片生產(chǎn)就會失敗。在布局布線工具中，真正的物理驗證需要檢查到器件底層。

因此，物理驗證需要將金屬層和底層金屬合并到一起，進行全芯片的DRC（設(shè)計規(guī)則檢查）。

同時，還需要做全芯片的LVS（版圖與原理圖一致性檢查），ERC（電氣規(guī)則檢查），確保芯片沒有違反任何物理設(shè)計規(guī)則。

物理驗證的主要工具在Mentor（西門子EDA）的Calibre中進行，Calibre也是業(yè)界標準的物理驗證工具。

（9）功耗分析（PA）

功耗分析也是芯片簽發(fā)的重要步驟，功耗分析的兩大任務(wù)是分析IR drop（電壓降）和EM（電遷移）。

及時將結(jié)果反饋給布局布線任務(wù)組，讓他們及時修改后端設(shè)計圖，解決設(shè)計中潛在的問題。

功耗分析常用的軟件有Ansys公司的Redhawk，以及Cadence公司的Voltus和Synopsys公司的Ptpx。

（10）時序仿真

該步驟是對芯片實際工作時的狀態(tài)進行仿真，即后仿真，來驗證功能是否正常。

時序仿真使用布局布線后器件給出的模塊和連線的延時信息，在最壞的情況下對電路的行為進行實際評估。

時序仿真使用的仿真器和上述第四步的功能仿真使用的仿真器是相同的，區(qū)別在于功能仿真是在布線前進行，僅僅關(guān)注輸出和輸入的邏輯關(guān)系是否正確，不考慮時間延時信息；而時序仿真是在布線后進行，不僅關(guān)注輸出和輸入的邏輯關(guān)系是否正確，同時還計算了時間延時信息。

總結(jié)下來，數(shù)字芯片的前端設(shè)計是邏輯設(shè)計，用邏輯電路實現(xiàn)其預(yù)期的功能。

后端部分則是對前端設(shè)計的物理實現(xiàn)。芯片設(shè)計完成后，F(xiàn)abless（芯片設(shè)計）公司一般會將設(shè)計結(jié)果以GDSII格式記錄的電路版圖數(shù)據(jù)交給Foundry（芯片代工廠）進行Tape-out（流片）了，也就是試生產(chǎn)。

為什么會叫Tape-out呢？因為在上世紀七八十年代，芯片的設(shè)計數(shù)據(jù)都是寫到磁帶或者膠片里傳給工廠，設(shè)計團隊將數(shù)據(jù)寫入磁帶叫Tape in，工廠讀取磁帶的數(shù)據(jù)叫Tape out，雖然隨著科技的發(fā)展，自動化集成電路版圖工具軟件早已代替了磁帶，但是這個叫法一直沿用下來了。

當Tape out完成后，芯片就可以正式開始生產(chǎn)了。

由于芯片的流片花費巨大，因此芯片的可靠性和可制造性，需要盡可能在設(shè)計階段就能確保。

主流EDA軟件的驗證和仿真功能十分完善，可以通過在各個階段不斷地進行驗證仿真，減少在流片中的錯誤，降低流片的成本，確保芯片的可靠性。

芯片設(shè)計非常專業(yè)，每一個設(shè)計階段涉及到的各種軟件種類繁多，雖然全球EDA軟件市場只有數(shù)百億美元的規(guī)模，但是它撬動的是萬億美元級的集成電路市場，因此，EDA軟件產(chǎn)業(yè)具有重要的戰(zhàn)略意義。

當前，我國高速重視發(fā)展工業(yè)軟件，國產(chǎn)EDA軟件迎來了發(fā)展的春天，我國的EDA市場正在全面發(fā)力，涌現(xiàn)出華大九天、概倫電子、廣立微、九同方、上海立芯、芯華章、芯愿景和鴻芯微納等知名品牌。雖然EDA領(lǐng)域的“卡脖子”問題對我國高端芯片的設(shè)計與制造產(chǎn)生了較大影響，但同時也為國產(chǎn)EDA軟件廠商帶來更大的市場機會。

通過更多芯片設(shè)計、制造和封裝測試企業(yè)在實踐中的應(yīng)用，不斷為國產(chǎn)EDA軟件反饋應(yīng)用需求和軟件改進需求，將迅速提升我國EDA軟件的技術(shù)水平。

審核編輯：劉清