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Design Compiler軟件有哪幾種模式

工程師鄧生 ? 來源:集成電路設(shè)計(jì)及EDA教程 ? 作者:Horizon Qiao ? 2022-09-16 10:44 ? 次閱讀
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Design Compiler軟件有四種模式,分別為:

? Wire Load Mode (Default)

? Topographical Mode

? Multimode

? UPF Mode

其中Wire Load Mode和Topographical Mode是工具模式,我們可以在啟動(dòng)軟件的時(shí)候決定啟動(dòng)哪種模式。如果用dc_shell或者design_vision后邊什么option不加,工具默認(rèn)以Wire Load Mode啟動(dòng)軟件。如果啟動(dòng)軟件的時(shí)候后邊加上-topo或者-topographical_mode,則軟件以topo模式啟動(dòng)。

另外兩種模式Multimode和UPF Mode并非工具啟動(dòng)的模式而是topo下的兩種模式,分別支持多個(gè)工作條件、多個(gè)模式以及UPF低功耗。

Wire Load模式 - DC

在線負(fù)載模式(Wire Load Mode)下,工具使用Wire Load Model(線負(fù)載模型)來估算Wire上的Delay。

默認(rèn)啟動(dòng)DC的時(shí)候就是啟動(dòng)Wire Load Mode:

dc_shell或者design_vision

這種模式在老的工藝下用的比較多,深亞微米下用的不太多,你可能會(huì)發(fā)現(xiàn)有些Foundary的庫里面已經(jīng)沒有Wire Load Model了,對(duì)于大型Design,我們可以使用下面介紹的Topo模式。

Topo模式 - DCT

在拓?fù)淠J剑═opographical Mode)下,我們可以讀入一些物理Floorplan信息以及物理約束信息,DC也只有該模式可以讀入這些信息。在該模式下,工具不用借助Wire Load Model來估算Wire delay。因?yàn)橛辛宋锢硇畔ⅲ虼嗽谶壿嬀C合過程中,工具可以借助布局以及優(yōu)化的技術(shù)來優(yōu)化Timing、Power、Area,使得優(yōu)化結(jié)果更加棒,另外和布局布線后的Timing結(jié)果也更加接近。

如前所述,在啟動(dòng)dc的時(shí)候我們后邊加上-topo即可啟動(dòng)topo模式:

dc_shell -topographical_mode

我們可以在topo模式下運(yùn)行兩種編譯方法:

compile_ultra

這個(gè)大家應(yīng)該都不陌生,下面著重講另一種DCG:

compile_ultra -spg

DCG(Design Compiler Graphical

在DC的topo模式下,運(yùn)行下面的命令進(jìn)行綜合便會(huì)調(diào)用DCG:

compile_ultra -spg

該命令在編譯過程中會(huì)使用DCG(Design Compiler Graphical)來對(duì)MCMM的Design進(jìn)行優(yōu)化,還可以優(yōu)化Congestion(如下圖所示),做AHFS(Automatic High-Fanout Synthesis)來解邏輯DRC,提高與ICC/ICC2在PPA上的Correlation,優(yōu)化ICC/ICC2中的runtime,另外我們還可以在DCG中使用Floorplan exploration創(chuàng)建以及修改Floorplan。

需要注意的是運(yùn)行DCG需要DC Ultra和Design Compiler Graphical的license支持。

f43fbeca-34e2-11ed-ba43-dac502259ad0.png




審核編輯:劉清

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原文標(biāo)題:DC、DCT與DCG

文章出處:【微信號(hào):集成電路設(shè)計(jì)及EDA教程,微信公眾號(hào):集成電路設(shè)計(jì)及EDA教程】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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