問題描述

在抓信號過程中，想看的信號忘記抓了，如果重新抓取的話將會重新走一遍綜合、實(shí)現(xiàn)過程，浪費(fèi)極大時間，漏抓的信號就1bit，實(shí)在不值得重新再跑一遍程序。

解決方法

vivado工程編譯完成后，在工程目錄下vivado在實(shí)現(xiàn)（implement）過程中會將中間的過程封裝成dcp文件，在/runs/impl_1下，有_opt.dcp、_placed.dcp、_routed.dcp幾個dcp文件。

其中_opt.dcp是在opt_design完成之后生成，opt_design主要是完成邏輯優(yōu)化等。_placed.dcp在placed_design完成之后生成，placed_design主要是完成布局工作。_routed.dcp在routed_design完成之后生成，routed_desig主要是完成布線工作。

可以根據(jù)修改的邏輯大小、類型選擇DCP節(jié)點(diǎn)進(jìn)行修改。生成bit流時，是從該節(jié)點(diǎn)到generate_bitstream，從而節(jié)省編譯時間。

這里我參考了一篇csdn上的文章（文末附上鏈接），我引用一個文中提到的也是我用過的方法，剩下的場景大家可參考這篇文章。

使用eco模式下的Replace Debug Probes（已經(jīng)有ILA核，只是漏抓了信號）

a，打開_routed.dcp

b，選擇Replace Debug probes

c，因為只是修改了布線，布局沒有改動，所以需要Route Design。Optimize Physical Design是優(yōu)化布局、時序等。大工程不優(yōu)化有可能布不成功。布局完成，直接Generate Bitstream、write Debug probes

d，對于編譯1.5個小時的工程。替換ILA引腳生成bit文件需要10分鐘左右。