靜態(tài)時(shí)序分析包括建立時(shí)間分析和保持時(shí)間分析。建立時(shí)間設(shè)置不正確可以通過降低芯片工作頻率解決，保持時(shí)間設(shè)置不正確芯片無法正常工作。

保持時(shí)間分析與建立時(shí)間分析的電路結(jié)構(gòu)相同。需要分析的變量與建立時(shí)間分析的變量相似，包括：C（時(shí)鐘信號(hào)傳遞到源觸發(fā)器的延時(shí)）、E（時(shí)鐘信號(hào)傳遞到目標(biāo)觸發(fā)器的延時(shí)）、B（從源觸發(fā)器到目標(biāo)觸發(fā)器所經(jīng)過的組合邏輯電路的延時(shí)）、tco（源觸發(fā)器延時(shí)）。

圖一，圖片來源：學(xué)堂在線《IC設(shè)計(jì)與方法》

結(jié)合圖一和圖二說明建立時(shí)間和保持時(shí)間。

建立時(shí)間的設(shè)置需保證時(shí)鐘信號(hào)到達(dá)目標(biāo)觸發(fā)器前，數(shù)據(jù)信號(hào)已在目標(biāo)觸發(fā)器穩(wěn)定建立，在圖二波形圖中顯示為Data數(shù)據(jù)的替換的時(shí)間點(diǎn)先于E的第二個(gè)時(shí)鐘上升沿。

保持時(shí)間的設(shè)置需保證數(shù)據(jù)信號(hào)在目標(biāo)觸發(fā)器穩(wěn)定建立前，數(shù)據(jù)信號(hào)可以一直保持，源觸發(fā)器的下一個(gè)數(shù)據(jù)信號(hào)未替換當(dāng)前信號(hào)，在圖二的波形圖中顯示為Data數(shù)據(jù)替換的時(shí)間點(diǎn)滯后于E的第一個(gè)時(shí)鐘上升沿。即滿足如下公式：

tco+B>E-C+th

其中th為保持時(shí)間。

圖二，圖片來源：學(xué)堂在線《IC設(shè)計(jì)與方法》

圖三是Quartus Ⅱ工具關(guān)于保持時(shí)間的分析結(jié)果，圖中紅色字部分顯示保持時(shí)間設(shè)置錯(cuò)誤，原因是Clock Skew>Data Delay，其中ClockSkew=E-C，Data Delay=tco+B。設(shè)計(jì)人員可以通過Quarus Ⅱ工具觀測(cè)保持時(shí)間分析結(jié)果的具體值，如ClockSkew的值為1.018ns等。

圖三，圖片來源：學(xué)堂在線《IC設(shè)計(jì)與方法》

設(shè)計(jì)人員除了進(jìn)行電路內(nèi)部的時(shí)序分析，還需進(jìn)行電路輸入路徑和輸出路徑的時(shí)序分析。

輸入路徑的建立時(shí)間和保持時(shí)間計(jì)算：基于內(nèi)部建立時(shí)間（intrinsic tsu）和保持時(shí)間（intrinsic th），結(jié)合輸入數(shù)據(jù)延時(shí)（data delay）和時(shí)鐘延時(shí)（clock delay），得出如圖四所示的兩個(gè)公式（tsu為建立時(shí)間、th為保持時(shí)間）。

圖四，圖片來源：學(xué)堂在線《IC設(shè)計(jì)與方法》

輸出路徑的延時(shí)計(jì)算公式如圖五所示，將內(nèi)部延時(shí)、數(shù)據(jù)延時(shí)、時(shí)鐘延時(shí)相加得出輸出路徑延時(shí)。

圖五，圖片來源：學(xué)堂在線《IC設(shè)計(jì)與方法》

圖六展示了Quartus Ⅱ工具關(guān)于輸入路徑、輸出路徑時(shí)序分析結(jié)果。Quartus Ⅱ工具會(huì)分析所有路徑，并將延時(shí)最長路徑放置在最靠上的位置。每條路徑的信息包括延時(shí)時(shí)長、輸入引腳、輸出到的寄存器、時(shí)鐘信號(hào)。

由圖六可以發(fā)現(xiàn)，輸入路徑（虛擬D觸發(fā)器）最長的建立時(shí)間為3ns，大于內(nèi)部D觸發(fā)器建立時(shí)間（內(nèi)部D觸發(fā)器的建立時(shí)間為0.1ns-0.3ns）。

因此，如果設(shè)計(jì)人員需要設(shè)計(jì)高性能電路，需要盡可能將數(shù)據(jù)傳遞路徑（包括內(nèi)核運(yùn)算邏輯和數(shù)據(jù)保存）設(shè)計(jì)在芯片內(nèi)部。如果芯片設(shè)計(jì)的數(shù)據(jù)路徑經(jīng)過芯片外部器件如SRAM（一種寄存器），芯片性能會(huì)大幅下降。

圖六，圖片來源：學(xué)堂在線《IC設(shè)計(jì)與方法》

總結(jié)芯片時(shí)序分析過程，包括芯片內(nèi)部保持時(shí)間分析和建立時(shí)間分析、輸入路徑保持時(shí)間分析和建立時(shí)間分析、輸出延時(shí)分析。時(shí)序分析在芯片設(shè)計(jì)中具有重要作用，如果時(shí)序分析結(jié)果不能滿足要求，一般需要修改芯片設(shè)計(jì)代碼。

審核編輯：劉清