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首款自主研發(fā)的數(shù)字實現(xiàn)EDA產(chǎn)品——AmazeFP

芯行紀 ? 來源:芯行紀 ? 作者:芯行紀 ? 2022-08-22 10:33 ? 次閱讀
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2022年8月22日,數(shù)字實現(xiàn)EDA先進解決方案供應商芯行紀科技有限公司(以下簡稱“芯行紀”)宣布推出首款自主研發(fā)的數(shù)字實現(xiàn)EDA產(chǎn)品——AmazeFP智能布局規(guī)劃工具。

AmazeFP將機器學習技術(shù)與布局規(guī)劃引擎結(jié)合,在兼顧性能、功耗和面積(PPA)的同時,提供了高度智能的擁塞感知、便捷的數(shù)據(jù)流分析和宏單元自動整理對齊功能,有效解決當前數(shù)字芯片在后端設計階段布局規(guī)劃節(jié)點面臨的經(jīng)驗值需求高、手工耗時長、數(shù)據(jù)流結(jié)構(gòu)分析手段單一、設計問題后期定位收斂性差等難題,助力用戶在后端設計初期快速有效地獲取優(yōu)化布局方案,減少迭代次數(shù),從而節(jié)約大規(guī)模設計的研發(fā)成本,提速產(chǎn)品上市時間。

AmazeFP:高度智能化的布局規(guī)劃工具

芯片設計進入后端設計流程后,依次會進入布局規(guī)劃、標準單元擺放、時鐘樹生成、布線、優(yōu)化等階段。伴隨先進工藝制程的不斷進步,設計的規(guī)模日益擴大,隨之每一個設計環(huán)節(jié)需要的時間也愈長,例如一個GPU模塊布局規(guī)劃方案可能要經(jīng)歷數(shù)十輪次迭代和花費數(shù)周才能初步定型,模塊開發(fā)人員在應對優(yōu)化PPA的要求時也承受著巨大的時間目標壓力,而芯片布局規(guī)劃作為芯片后端設計流程中的第一步,起著萬丈高樓始于基石的重要作用。表現(xiàn)優(yōu)異的布局規(guī)劃不僅能實現(xiàn)更好的PPA,也為設計流程的后續(xù)步驟提前掃除障礙,加速設計收斂,保證項目高質(zhì)量地順利流片。

融合機器學習技術(shù),擁有智能擁塞感知模型,內(nèi)嵌數(shù)據(jù)流導向引擎,自動整理對齊宏單元等新一代數(shù)字實現(xiàn)EDA軟件特征,使得AmazeFP在布局規(guī)劃過程中表現(xiàn)優(yōu)越。

//

AmazeFP采用的機器學習技術(shù)在考慮了時序、面積、功耗因素的基礎上快速獲取高質(zhì)量的宏單元布局思路,提供初步布局規(guī)劃;

智能擁塞感知模型可以大幅提升擁塞預測的精確度,并據(jù)此調(diào)整宏單元位置,確保芯片整體的可繞通性;

內(nèi)置的數(shù)據(jù)流導向引擎,可自動規(guī)劃分組宏單元擺放,減少各模塊之間總體布線長度,加速宏單元關(guān)鍵路徑的時序收斂;

自動整理對齊功能可以根據(jù)用戶所選的宏單元自動生成網(wǎng)格化歸準窗口,極大節(jié)省用戶手動規(guī)整對齊宏單元的時間。

AmazeFP實際使用案例

1

案例一為視頻編解碼設計模塊,該設計共包含44個宏單元,工作頻率為1.5GHz。如圖一所示,左圖為工程師經(jīng)過數(shù)次調(diào)整和迭代之后確定的手動擺放的宏單元布局,整體耗時約為三天,右圖為AmazeFP依據(jù)設計數(shù)據(jù)流結(jié)構(gòu)以及布線擁塞感知之后自動擺放的宏單元布局,整體運行時間為30分鐘。根據(jù)這兩種布局規(guī)劃,在全部完成布局布線工作后,對比時序的結(jié)果,AmazeFP的全局Setup WNS和Setup TNS相較于手動布局規(guī)劃分別有4.8%和9.1%的提升,其中Reg2Reg Setup WNS改善54.6%,Reg2Reg Setup TNS改善86.1%。與此同時,AmazeFP提供的布局方案節(jié)省了5.7%的靜態(tài)功耗。

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表一:案例一手動布局規(guī)劃與AmazeFP自動處理結(jié)果對比

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圖一:視頻編解碼設計模塊的宏單元布局對比

2

案例二為GPGPU設計模塊,該設計中共包含246個宏單元,工作頻率為1GHz。如圖二所示,左圖為工程師耗時5天經(jīng)過多次迭代調(diào)整之后手動擺放的宏單元布局,右圖為AmazeFP 2小時內(nèi)自動擺放的宏單元布局。經(jīng)過相同設置的布局布線流程后,時序結(jié)果分析顯示,AmazeFP的全局Setup WNS和Setup TNS分別有94.7%和99.8%的提升,其中Reg2Reg Setup WNS 和 Setup TNS為0。在功耗優(yōu)化方面,AmazeFP相較于手動布局規(guī)劃減少12.6%的繞線長度(Wirelength)和18.4%的靜態(tài)功耗。

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表二:案例二手動布局規(guī)劃與AmazeFP自動處理結(jié)果對比

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圖二:GPGPU設計模塊的宏單元布局對比

AmazeFP優(yōu)客計劃

芯行紀堅持用創(chuàng)新來引領(lǐng)數(shù)字實現(xiàn)EDA產(chǎn)品的自主研發(fā),在解決產(chǎn)品功能實現(xiàn)的基礎上,追求Smart、Speedy、Simple的“3S”產(chǎn)品理念,把機器學習等技術(shù)真正貫穿于基礎軟件架構(gòu)和具體功能實現(xiàn),從豐富的設計經(jīng)驗中提煉關(guān)鍵需求,著力于解決設計過程的真正痛點?;趶姶蟮难邪l(fā)團隊實力,芯行紀期待聆聽合作伙伴的創(chuàng)意需求,“AmazeFP優(yōu)客計劃”致力于及時地將任何能夠提升設計效率的優(yōu)秀創(chuàng)意展現(xiàn)于產(chǎn)品的更新版本。

審核編輯 :李倩

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原文標題:芯行紀推出首款自主研發(fā)的智能布局規(guī)劃工具AmazeFP

文章出處:【微信號:gh_2894c3fc5359,微信公眾號:芯行紀】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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