克服 5nm 節(jié)點以下未來晶體管技術的挑戰(zhàn)

“半導體時代”始于 1960 年集成電路的發(fā)明。在集成電路中，所有有源-無源元件及其互連都集成在單個硅晶片上，在便攜性、功能性、功率和性能方面具有眾多優(yōu)勢。數(shù)十年來，VLSI 行業(yè)一直遵循摩爾定律，即“芯片上的晶體管數(shù)量大約每兩年翻一番”。為了獲得縮小晶體管的好處，VLSI 行業(yè)正在不斷改進晶體管結構和材料、制造技術以及設計 IC 的工具。迄今為止，晶體管已采用各種技術，包括高 K 電介質、金屬柵極、應變硅、雙圖案化、從多側控制溝道、絕緣體上硅等技術。其中一些技術在“關于 CMOS、SOI 和 FinFET 技術的評論論文”中進行了討論。 [1]

如今，物聯(lián)網(wǎng)、自動駕駛汽車、機器學習、人工智能和互聯(lián)網(wǎng)流量的需求呈指數(shù)級增長，這成為將晶體管縮小到現(xiàn)有 7nm 節(jié)點以下以獲得更高性能的驅動力。然而，縮小晶體管尺寸存在若干挑戰(zhàn)。

亞微米技術的問題

每次我們縮小晶體管尺寸時，都會產(chǎn)生一個新的技術節(jié)點。我們已經(jīng)看到了諸如 28nm、16nm 等晶體管尺寸?？s小晶體管尺寸可以實現(xiàn)更快的開關、更高的密度、低功耗、更低的每個晶體管成本以及許多其他收益。 CMOS(互補金屬氧化物半導體)晶體管基礎 IC 技術在 28nm 節(jié)點上表現(xiàn)良好。然而，如果我們將 CMOS 晶體管縮小到 28 nm 以下，短溝道效應將變得無法控制。在該節(jié)點下方，由漏源電源產(chǎn)生的水平電場試圖控制通道。結果，柵極無法控制遠離柵極的泄漏路徑。

16nm/7nm晶體管技術：FinFet和FD-SOI

VLSI 行業(yè)已將 FinFET 和 SOI 晶體管用于 16nm 和 7nm 節(jié)點，因為這兩種結構都能夠防止這些節(jié)點的泄漏問題。這兩種結構的主要目標是最大化柵極到溝道的電容并最小化漏極到溝道的電容[1]。在這兩種晶體管結構中，都引入了溝道厚度縮放作為新的縮放參數(shù)。隨著溝道厚度的減小，沒有遠離柵極區(qū)域的路徑。因此，門對通道有很好的控制，從而消除了短通道效應。

在絕緣體上硅 (SOI) 晶體管中，使用了掩埋氧化物層，它將主體與圖 1a 所示的襯底隔離開來。由于 BOX 層，降低了漏源寄生結電容，從而加快了開關速度。 SOI 晶體管的主要挑戰(zhàn)是難以在晶圓上制造薄硅層。

碳納米管的帶隙可以通過其手性和直徑來改變，因此可以使碳納米管表現(xiàn)得像半導體。半導體 CNT 可以成為用于溝道材料的納米級晶體管器件的有利候選者，因為它提供了優(yōu)于傳統(tǒng)硅 MOSFET 的眾多優(yōu)勢。碳納米管傳導熱量類似于鉆石或藍寶石。此外，與基于硅的設備相比，它們的切換更可靠且功耗更低。 [5]

此外，CNFETS 的跨導是其對應物的四倍。 CNT 可以與 High-K 材料集成，從而對通道提供良好的柵極控制。由于遷移率增加，CNFET 的載流子速度是 MOSFET 的兩倍。 N型和P型CNFET的載流子遷移率在提供相同晶體管尺寸方面的優(yōu)勢方面是相似的。在 CMOS 中，由于遷移率值不同，PMOS(P 型金屬氧化物半導體)晶體管的尺寸大約是 NMOS(N 型金屬氧化物半導體)晶體管的 2.5 倍。

CNTFET 的制造過程是一項非常具有挑戰(zhàn)性的任務，因為它需要方法的精度和準確性。在這里，我們討論了頂柵 CNTFET 制造方法。

該技術的第一步從將碳納米管放置到氧化硅襯底上開始。然后隔離各個管。源極和漏極觸點使用先進的光刻技術進行定義和圖案化。然后通過細化觸點和CNT之間的連接來降低接觸電阻。通過蒸發(fā)技術在納米管上沉積薄的頂柵電介質。最后，為了完成該工藝，柵極觸點沉積在柵極電介質上。 [6]

審核編輯：湯梓紅