我目前電腦用的內(nèi)存還是DDR4，上個(gè)月才配了一臺(tái)電腦，用上了DDR5，但我感覺DDR5對(duì)于我來說，有點(diǎn)“性能過剩”了。

目前 DDR5 內(nèi)存都還算不上大眾主流，但三星已經(jīng)處于下一代 DDR6 內(nèi)存的早期開發(fā)過程中。

在韓國(guó)水原舉行的一次研討會(huì)上，三星測(cè)試和系統(tǒng)封裝 （TSP） 副總裁透露，隨著未來內(nèi)存本身性能的擴(kuò)展，封裝技術(shù)需要不斷發(fā)展。該公司證實(shí)，他們已經(jīng)投入下一代 DDR6 內(nèi)存的早期開發(fā)階段，該內(nèi)存將使用 MSAP 技術(shù)。

據(jù)三星稱，MSAP 已被其競(jìng)爭(zhēng)對(duì)手（SK 海力士和美光）用于 DDR5。那么 MSAP 有什么新功能呢？嗯，MSAP 或改進(jìn)的半加法工藝允許 DRAM 制造商創(chuàng)建具有更精細(xì)電路的內(nèi)存模塊。這是通過在先前未觸及的空白空間中涂覆電路圖案來實(shí)現(xiàn)的，從而實(shí)現(xiàn)更好的連接和更快的傳輸速度。下一代 DDR6 內(nèi)存不僅將利用 MSAP 來增強(qiáng)電路連接，還可以適應(yīng)將被合并到 DDR6 內(nèi)存中的層數(shù)增加。

相關(guān)媒體報(bào)道指出，之前的tenting方法只在圓形銅板將要形成電路圖案的區(qū)域進(jìn)行涂覆，而將其他區(qū)域蝕刻掉。

但在 MSAP 中，除了電路之外的區(qū)域都經(jīng)過涂層處理，而空白區(qū)域則進(jìn)行了電鍍，從而可以實(shí)現(xiàn)更精細(xì)的電路。三星副總裁說，隨著存儲(chǔ)芯片容量和數(shù)據(jù)處理速度的增加，封裝的設(shè)計(jì)必須適應(yīng)這一點(diǎn)。Ko說，隨著層數(shù)的增加和工藝變得更加復(fù)雜，內(nèi)存封裝市場(chǎng)也有望成倍增長(zhǎng)。

在扇出方面，另一種將 I/O 端子置于芯片外部以使芯片變得更小同時(shí)保持球布局的另一種封裝技術(shù)，三星同時(shí)應(yīng)用了扇出晶圓級(jí)封裝 （FO-WLP） 和風(fēng)扇面板級(jí)封裝 （FO-PLP）。

三星預(yù)計(jì)其 DDR6 設(shè)計(jì)將在 2024 年完成，但預(yù)計(jì) 2025 年之后不會(huì)商用。在規(guī)格方面，DDR6 內(nèi)存將是現(xiàn)有 DDR5 內(nèi)存的兩倍，傳輸速度高達(dá) 12，800 Mbps（JEDEC ） 和超頻速度超過 17，000 Mbps 范圍。目前，三星最快的 DDR5 DIMM具有高達(dá) 7，200 Mbps 的傳輸速度，因此在 JEDEC 上提高了 1.7 倍，在下一代內(nèi)存芯片的超頻速度下提高了 2.36 倍。至于每個(gè)模塊的內(nèi)存通道數(shù)量，DDR6 也將增加一倍，四個(gè) 16 位通道由 64 個(gè)內(nèi)存庫連接。

至于標(biāo)準(zhǔn)方面，三星表示，DDR6 標(biāo)準(zhǔn)的開發(fā)已經(jīng)開始，并將得到 JEDEC 的協(xié)助，JEDEC 是一個(gè)由 300 多名成員組成的半導(dǎo)體工程組織，其中包括一些世界上最大的計(jì)算機(jī)公司。

話雖如此，內(nèi)存制造商已經(jīng)強(qiáng)調(diào)了在未來將高達(dá) DDR5-12600 的速度，因此 DDR5 絕對(duì)具有消費(fèi)平臺(tái)的潛力。隨著 AMD 的 Zen 4 和英特爾的 Raptor Lake CPU 平臺(tái)的推出，預(yù)計(jì)今年晚些時(shí)候 DDR5 內(nèi)存模塊會(huì)更快、更優(yōu)化。

Samsung 還透露了一些關(guān)于GDDR6 標(biāo)準(zhǔn)的后續(xù)資訊，該公司可能正在開發(fā)GDDR6+ 標(biāo)準(zhǔn)，提供高達(dá)24 Gbps 的速度，比目前GDDR6 標(biāo)準(zhǔn)提供的18 Gbps 更快，GDDR6+ 將使用Samsung 1z nm 制程制造。

根據(jù)之前的報(bào)道GDDR7 標(biāo)準(zhǔn)也在Samsung 的路線圖上，GDDR7 主要將記憶體頻寬增加到32 Gbps，并加入即時(shí)錯(cuò)誤保護(hù)功能，不過Samsung 沒有提供近一步的技術(shù)資料與路線圖時(shí)間。另外，Samsung 將會(huì)在2022 年第二季開始大量生產(chǎn)HBM3 （High-Bandwidth-Memory Gen3） 記憶體。

雖然上述記憶體技術(shù)距離實(shí)際應(yīng)用到產(chǎn)品上并且公開販?zhǔn)廴孕枰欢螘r(shí)間，不過時(shí)代總會(huì)不斷向前進(jìn)，科技也是，希望科技發(fā)展的同時(shí)也能兼顧平價(jià)，先講求不傷荷包，再求速度。

關(guān)于DDR 6，我們可能面臨的挑戰(zhàn)

DDR 的引入可以說是電子行業(yè)進(jìn)入高速數(shù)字化的時(shí)期。當(dāng)然，ECL 邏輯組件發(fā)揮了作用，但 DDR 存儲(chǔ)器一直是一個(gè)典型的例子，表明數(shù)據(jù)速率隨著時(shí)間的推移而穩(wěn)步提高。DDR5 的應(yīng)用仍在推進(jìn)中，但業(yè)界已經(jīng)在展望 DDR6 RAM。這讓我想到了應(yīng)用研究人員在電信中所扮演的基本角色，在 5G 部署完成之前，工程師已經(jīng)在為 6G 進(jìn)行開發(fā)。

在 DDR3 之前，設(shè)計(jì)人員需要考慮設(shè)計(jì)以適應(yīng)建立和保持時(shí)間以及總線上的受控阻抗。直到 DDR3 數(shù)據(jù)速率的高端為止，色散補(bǔ)償都不是這樣的問題，因?yàn)槎秳?dòng)開始成為信號(hào)解釋中的主要問題。在低電平信號(hào)中看到的相對(duì)較小的抖動(dòng)將大到足以關(guān)閉 DDR3 信號(hào)的眼圖。因此，更新了 JEDEC 標(biāo)準(zhǔn)以提供 DDR4 眼圖的設(shè)計(jì)容差。

DDR5 采用了高端 DDR4 數(shù)據(jù)速率，并通過使總線更快而不是更寬而再次將其翻倍。在布置并行單端網(wǎng)絡(luò)方面，您仍在處理 DDR4 布線挑戰(zhàn)，但這些通道要短得多?？偩€也將運(yùn)行得足夠快，以至于誤碼主要由接收器處的反射損耗、任何層轉(zhuǎn)換處以及色散引起。較短的通道有效地降低了總插入損耗，但回波損耗色散 需要通過極高帶寬的極其精確的互連阻抗設(shè)計(jì)來補(bǔ)償。

對(duì)于 DDR5，數(shù)據(jù)傳輸在具有雙向通信的單端網(wǎng)絡(luò)上以短脈沖形式發(fā)生。全速時(shí)鐘允許在互連的每一端在讀取和寫入之間切換。一切都必須非?？焖俚厍袚Q，這需要無可挑剔的 PDN 設(shè)計(jì)來盡可能地抑制抖動(dòng)。典型電路板上的 PDN 阻抗只能變得如此之低，而且 DDR5 中的低信號(hào)電平（最大 1.1 V）對(duì)數(shù)字信號(hào)施加了非常嚴(yán)格的紋波/抖動(dòng)限制。這些以反射為主的通道問題和疊加在低電平信號(hào)上的低紋波要求現(xiàn)在迫使控制器在 DDR5 接口中使用均衡，以補(bǔ)償信號(hào)失真和符號(hào)間干擾 （ISI）。請(qǐng)注意，這種均衡已經(jīng)用于高速差分串行標(biāo)準(zhǔn)（例如，SerDes 通道中的 LVDS）。

DDR5 中還有許多其他設(shè)計(jì)挑戰(zhàn)需要考慮，但上面列出的挑戰(zhàn)可以說是最大的挑戰(zhàn)。

那么DDR6內(nèi)存呢？

與前幾代產(chǎn)品一樣，DDR6 RAM 旨在將 DDR5 的最大數(shù)據(jù)速率提高一倍。如果您正在為 DDR6 RAM 創(chuàng)新模塊，仍然有很多未解決的問題。人們普遍認(rèn)為總線不會(huì)更寬，而且 DDR5 的速度已經(jīng)快到足以撞上所謂的“內(nèi)存墻”。這使得調(diào)制（例如 PAM 或 QAM）成為提高數(shù)據(jù)速率超過完全模擬通道（例如 100G 以太網(wǎng)）的最后可用選項(xiàng)。

由于進(jìn)入模擬高速通道會(huì)破壞我們對(duì) DDR 的了解，您可能會(huì)看到 PAM 或 QAM 與控制器中嵌入的一些專有均衡方案相結(jié)合。雖然主要挑戰(zhàn)在于 IC 設(shè)計(jì)人員，但當(dāng)我們查看 DDR6 RAM 通道中使用的高帶寬信號(hào)時(shí)，電路板設(shè)計(jì)人員仍有許多需要解決的問題。

DDR6 RAM 中的挑戰(zhàn)主要發(fā)生在芯片級(jí)，但 DDR5 中相同的板級(jí)挑戰(zhàn)也適用于 DDR6 RAM。我上面提到的 DDR5 中的電源完整性挑戰(zhàn)不會(huì)在 DDR6 RAM 中消失。一旦對(duì) DDR6 信號(hào)施加調(diào)制，DDR6 的電源完整性挑戰(zhàn)就是將平坦的 PDN 阻抗擴(kuò)展到更高的信號(hào)帶寬。將平坦的 PDN 阻抗擴(kuò)展到更高的頻率就是要使 Tx 側(cè)的抖動(dòng)保持在較低水平，從而使 Rx 側(cè)的 ISI 保持足夠低，以便可以通過均衡來解析信號(hào)。DDR5 模塊的板載電源管理 IC 可能還會(huì)出現(xiàn)在 DDR6 RAM 模塊上，以幫助調(diào)節(jié)整個(gè)模塊的電源。

嵌入式系統(tǒng)設(shè)計(jì)人員可能會(huì)落后于 DDR5/6 用戶。與使用模塊（PC 和服務(wù)器）的系統(tǒng)相比，它們將擁有更輕松的時(shí)間，因?yàn)?a target="_blank">連接器處的損耗被消除并轉(zhuǎn)移到球/模具級(jí)別。然而，更小的空間對(duì)于嵌入式設(shè)計(jì)師來說是一把雙刃劍。這些系統(tǒng)更小，因此他們已經(jīng)希望將內(nèi)存 IC 安裝在靠近系統(tǒng)控制器的板上。然而，由于空間更小，他們現(xiàn)在更難以處理電路板部分之間的輻射 EMI。

像在不同功能塊之間進(jìn)行屏蔽這樣簡(jiǎn)單的東西對(duì)于嵌入式和 PC/服務(wù)器都是有用的。在這里，我們正在討論兩種可能的屏蔽類型：

高帶寬隔離結(jié)構(gòu)?？梢哉{(diào)整這些結(jié)構(gòu)以提供高達(dá)高頻的高隔離度。它們占據(jù)了表層的空間，但這些結(jié)構(gòu)比調(diào)諧到更高頻率時(shí)變得更小。這是嵌入式系統(tǒng)的一個(gè)選項(xiàng)，其中 RAM IC 與控制器放置在同一塊板上。

不同層的創(chuàng)意路由。您可以利用內(nèi)部平面來防止主板上不同 DDR 總線之間的串?dāng)_。一旦你突破了模塊的連接器，模塊可能與其他電路足夠遠(yuǎn)，串?dāng)_不再是問題。

審核編輯 ：李倩