基于SelectIO的高速ADC時(shí)序?qū)崿F(xiàn)

引言

??本文通過以高速ADS42LB69芯片為例進(jìn)行實(shí)戰(zhàn)，利用SelectIO IP快速快速高效完成驅(qū)動的生成。關(guān)于SelectIO IP的使用，可以參考。

ADS42LB69

芯片簡介

??ADS42LB49和ADS42LB69是高線性度、雙通道、14 和 16 位 250MSPS 模式轉(zhuǎn)換器 (ADC) 系列，支持 DDR 和 QDR LVDS 輸出接口。已緩沖模擬輸入在大大減少采樣保持毛刺脈沖能量的同時(shí)，在寬頻率范圍內(nèi)提供統(tǒng)一的輸入阻抗。采樣時(shí)鐘分頻器可實(shí)現(xiàn)更靈活的系統(tǒng)時(shí)鐘 架構(gòu)設(shè)計(jì)。ADS42LBx9 以低功耗在寬輸入頻率范圍內(nèi) 提供出色的無雜散動態(tài)范圍 (SFDR)。

雙通道
14和16位分辨率
最大時(shí)鐘速率：250MSPS 
支持高阻抗輸入的模擬輸入緩沖器
支持1分頻，2分頻和4分頻的靈活輸入時(shí)鐘緩沖器
2VPP和2.5VPP差分滿量程輸入（SPI可編程）
雙倍數(shù)據(jù)速率(DDR)或四倍數(shù)據(jù)速率(QDR)低壓差分信令(LVDS)接口
功耗：820mW/通道
間隙抖動：85 fs 
通道隔離：100dB

參數(shù)配置

??用戶可以根據(jù)自己的需求將數(shù)據(jù)接口通過SPI配置成QDR或DDR接口。在進(jìn)行數(shù)據(jù)驗(yàn)證時(shí)，也可以使用測試模式，對收發(fā)數(shù)據(jù)進(jìn)行驗(yàn)證以保證系統(tǒng)的正確性。另外，還可以對輸入時(shí)鐘進(jìn)行延時(shí)調(diào)節(jié)或者通過SelectIO的delay、delayctrl功能對時(shí)鐘信號進(jìn)行微調(diào)，以滿足時(shí)序要求。此方面不是本文重點(diǎn)，不做展開，更多內(nèi)容參考官方data sheet。

引腳

??從下圖可以看到，數(shù)據(jù)接口引腳采用1.8V供電，故數(shù)據(jù)接口為差分1.8V。

接口時(shí)序

??下圖為ADS42LB69的DDR模式時(shí)序圖，從圖中可以看出有1對時(shí)鐘接口，兩個(gè)8對數(shù)據(jù)接口（DA與DB），每對數(shù)據(jù)接口分別在時(shí)鐘的上升沿與下降沿采樣，經(jīng)過一個(gè)時(shí)鐘周期可以捕獲16位數(shù)據(jù)。

SelectIO GUI配置

??根據(jù)以上對ads42lb69的了解，就可以輕松的配置SelectIO IP的GUI界面了。

首先時(shí)鐘接口與數(shù)據(jù)接口都是input，該時(shí)鐘信號與RF模塊時(shí)鐘必須保持同源，以保證系統(tǒng)的相參性。由于ads42lb69采用DDR模式，且所有數(shù)據(jù)引腳都是并行，所以不選擇串并轉(zhuǎn)換器SERDES。

??由于數(shù)據(jù)時(shí)鐘來源于ads42lb69引腳，故選擇外部時(shí)鐘，而非FPGA內(nèi)部時(shí)鐘。

??在實(shí)際處理高速數(shù)據(jù)時(shí)，往往存在由于布局布線導(dǎo)致的數(shù)據(jù)引腳之間的延時(shí)不相同，可以通過在每個(gè)數(shù)據(jù)引腳添加idelay、delayctrl模塊對齊進(jìn)行微調(diào)?；蛘?，存在數(shù)據(jù)引腳與時(shí)鐘引腳之間不對齊，通常對時(shí)鐘引腳添加idelay、delayctrl模塊對其進(jìn)行微調(diào)。

??IP生成之后，通過右擊選擇Open IP Example Design進(jìn)行仿真以加強(qiáng)理解，在線DEBUG調(diào)試延時(shí)模塊，以達(dá)到設(shè)計(jì)要求。