信息娛樂和儀表板系統(tǒng)通常需要多個時鐘：處理器時鐘、PCI Express 時鐘、USB 時鐘等——每個時鐘都有特定的頻率。在信息娛樂和儀表板應(yīng)用所需的所有時鐘中，LCD 面板點時鐘可能是最難實現(xiàn)的。目標(biāo)點時鐘頻率由 LCD 面板的構(gòu)造參數(shù)決定，例如分辨率、刷新率、活動/非活動像素比等。盡管存在標(biāo)準(zhǔn)的點時鐘頻率（例如 27 MHz 或 148.5 MHz），但某些 LCD 面板需要非標(biāo)準(zhǔn)頻率。我們以兩個隨機值為例，30.123 MHz 和 40.456 MHz。

傳統(tǒng)上，晶體振蕩器 (XO) 用于生成系統(tǒng)內(nèi)的每個時鐘。但某些頻率（例如我們的 30.123 MHz 和 40.456 MHz 示例）可能難以采購或價格昂貴。

當(dāng)今的設(shè)計可以依靠集成的可編程時鐘發(fā)生器（例如汽車級VersaClock? 6E 5P49V60）來解決這個問題。5P49V60 最多可生成 5 個不同的頻率，最高可達(dá) 350 MHz。由于采用小數(shù)輸出分頻器 (FOD) PLL 技術(shù)，該器件適用于生成我們示例中的 30.123 MHz 和 40.456 MHz。

讓我們退后一步，更詳細(xì)地探索 PLL（鎖相環(huán)）技術(shù)。PLL 由相位比較器、低通濾波器、壓控振蕩器 (VCO) 以及反饋分頻器 M 和（在 Versaclock 6E 的情況下）四個輸出分頻器 N1、N2、N3 和 N4 組成。PLL 調(diào)整 VCO 頻率，使相位比較器的兩個輸入“看到”相同的頻率。如果來自晶體的信號，例如，25 MHz，連接到相位比較器的一個輸入端，而 VCO 的輸出，除以因子 M=100，連接到相位比較器的另一個輸入端，則PLL 將根據(jù) fVCO = 2500 MHz 的 VCO 頻率自行調(diào)整。適用于 VersaClock 6E 的 VCO 頻率范圍為 2500 MHz 至 2700 MHz。

鎖相環(huán)架構(gòu)

傳統(tǒng) PLL 的分頻器只能具有整數(shù)值?？梢酝ㄟ^以下方式生成我們的示例頻率 30.123 和 40.456 MHz：（請注意，確實存在其他可能性）

正如我們所看到的，生成具有足夠低誤差的輸出頻率可能很困難。此外，我們只考慮了整數(shù)輸出除法器的局限性。如果我們想根據(jù)可用的晶體頻率調(diào)整 VCO 頻率，則反饋分頻器 M 存在類似的限制。

幸運的是，分?jǐn)?shù)輸出分壓器技術(shù)近年來已經(jīng)發(fā)展到可以實現(xiàn)“任意”N1、N2、N3、N4 和 M 比率（在指定設(shè)計范圍內(nèi)）。通過將 N1 和 N2 設(shè)置為：

這假設(shè) VCO 頻率為 2500 MHz。在這種特殊情況下，5P49V60 在 f1 上的誤差為 0 ppm，在 f2 上的誤差為 0.5 ppb。（0.5 ppb 遠(yuǎn)低于晶體諧振器的容差?。┯袝r，VCO 頻率可能會影響部件的性能。使用 IDT 的Timing Commander 軟件可以找到 VersaClock 6E 的最佳配置。IDT 的現(xiàn)場應(yīng)用工程師和應(yīng)用工程師團(tuán)隊幫助微調(diào)設(shè)備的配置以獲得最佳性能。

審核編輯：郭婷