在本文中，我們將討論一種大大增加收斂概率的方法，并在縮短模擬時間的同時實(shí)現(xiàn)這一目標(biāo)。在振蕩器嵌入數(shù)百個其他電路塊的層次結(jié)構(gòu)中，這種技術(shù)已被證明在獲得收斂方面是有效的。

初始設(shè)置

重要的是設(shè)置模擬選項(xiàng)，以最大限度地減少 Spectre 在尋找解決方案時的工作，以便當(dāng) PSS 確實(shí)收斂時；它實(shí)際上收斂到一個準(zhǔn)確的結(jié)果。有一些默認(rèn)的 Spectre 設(shè)置過于嚴(yán)格，對于大多數(shù)設(shè)計(jì)來說，這只是等待發(fā)生的意外——例如，“iabstol”。然而，對于高 Q xtal 振蕩器，默認(rèn)的 reltol 精度是不夠的。

建議的起點(diǎn)是：

reltol=10e-6

iabstol=10p

gmin=10p

Spectre/SPICE 默認(rèn)值通常為 1pA 的電流容錯和 0.1% 的相對容差。使用標(biāo)準(zhǔn)雙精度算法時，SPICE 只能在變量跨越不超過約 12 個數(shù)量級的范圍時收斂，因此 1pA 對大多數(shù)電路來說是非?？量痰?。對于大電流，將此值增加到 100 pA 甚至 1 nA 有時是個好主意。然而，為了獲得可靠的相位噪聲精度，0.1% 的默認(rèn) reltol 還遠(yuǎn)遠(yuǎn)不夠。

一個合理的起始值是 10e-6，但對于某些電路，這需要增加到 1e-6。不準(zhǔn)確結(jié)果的一個明顯跡象是相位噪聲圖中存在階躍跳躍。

PSS 設(shè)置

必須設(shè)置 PSS 表格，以便始終執(zhí)行預(yù)反式運(yùn)行“tstab”。廣泛的模擬表明，對于難以收斂的振蕩器，旨在提高收斂性的選項(xiàng)基本上總是失敗。那就是永遠(yuǎn)不應(yīng)該使用檢測“穩(wěn)態(tài)”和“計(jì)算初始條件”。

建議的起點(diǎn)是：

諧波數(shù)=50

精度默認(rèn)值=保守

運(yùn)行瞬態(tài)=YES

停止時間=如下所述

檢測穩(wěn)定=未啟用

計(jì)算初始條件=未啟用

除了簡單的正弦波輸出之外，Shooting Method 通常是任何振蕩器系統(tǒng)的最佳方法。大多數(shù)振蕩器應(yīng)用都需要平方限制器，以使系統(tǒng)具有高度非線性。因此，50 個諧波的默認(rèn)值是一個很好的起點(diǎn)。對于特別困難的電路，可能需要 100 個諧波。同樣，如果整體相位噪聲圖不平滑，則表明該圖很可能是錯誤的。保守的精度設(shè)置向 Spectre 發(fā)出信號，要求實(shí)際上使 retol 的初始 10e-6 設(shè)置更加嚴(yán)格。

請注意，像往常一樣，將振蕩器節(jié)點(diǎn)設(shè)置為 XTAL 節(jié)點(diǎn)。

PNoise 設(shè)置

PNoise 設(shè)置是相對標(biāo)準(zhǔn)的。為了準(zhǔn)確起見，將默認(rèn)的最大邊帶設(shè)置為 50。

為了減少仿真時間，但仍能獲得合理的平滑圖，每十倍頻點(diǎn) 10 點(diǎn)的對數(shù)圖通常就足夠了。通常只關(guān)注相位噪聲，因此請選中相應(yīng)的框。

輸出/繪圖設(shè)置

為確保振蕩器實(shí)際工作，應(yīng)首先運(yùn)行節(jié)奏穩(wěn)定性分析。

不幸的是，在撰寫本文時，Cadence Stability Analysis 存在一個基本缺陷，即阻止使用其直接繪圖功能輸出環(huán)路增益裕度和環(huán)路相位裕度。（這是呃。. ahhmmm 。..。..盡管工單已提交給他們的 ahmmm 。..。..支持部門。..。..）

Cadence Spectre 日志將生成以下內(nèi)容……

“ 警告 （SPECTRE-16922）：由于電路是正反饋系統(tǒng)且不穩(wěn)定，因此無法獲得相位裕度和增益裕度。這是因?yàn)楫?dāng) loopGain 的相位過零時，loopGain 的幅度在 10.003 MHz 處大于 1。為了使電路穩(wěn)定，當(dāng)loopGain的相位過零時，要保證loopGain的幅度小于1?！?/p>

所以，當(dāng)然，它是一個振蕩器！無論如何，只要吐出結(jié)果 Dah！…

所以。..。..輸出表單應(yīng)該使用手動腳本設(shè)置，如下所示：

循環(huán)階段

phaseDegUnwrapped（getData（“l(fā)oopGain” ？result “stb”））

環(huán)路增益

db（mag（getData（“l(fā)oopGain” ？result “stb”）））

振蕩頻率

cross（leafValue（phaseDegUnwrapped（getData（“l(fā)oopGain” ？result “stb”））） “0” 1 “either” nil nil nil）

振蕩增益

值（leafValue（db（mag（getData（“l(fā)oopGain”？result“stb”））））cross（leafValue（phaseDegUnwrapped（getData（“l(fā)oopGain”？result“stb”）））“0”1“任一”無無零））

有時，根據(jù)電路的不同，相位會發(fā)生 360 度的整體偏移，因此應(yīng)適當(dāng)修改交叉點(diǎn)“0”。

XTAL 模型設(shè)置

應(yīng)設(shè)置 XTAL 的原理圖，以便原理圖根據(jù) XTAL 的 c1 和 XTAL 頻率計(jì)算所需的 XTAL 電感。

因此，電感器在其設(shè)置形式的電感字段中應(yīng)具有以下設(shè)置：

1/（pPar（“C1”）*（（2*3.141592654*pPar（“FS”））*（2*3.141592654*pPar（“FS”））））

組件 ICLAMP 是一個 Verilog 電壓/電流限制器，有助于收斂，因?yàn)楦?Q XTALS 可以生成 100kV 類型的數(shù)字，因此 SPICE 在收斂過程中可以產(chǎn)生更高的電壓。它有助于避免那些“最后收斂節(jié)點(diǎn)=123.8 MV”的錯誤。但是，這可能不是必需的。

它的代碼是：

`包括“constants.vams”

`包括“學(xué)科.vams”

模塊 vclamp_verilog（A， B）;

輸入A；

電氣 A;

輸入 B;

電氣 B;

參數(shù)實(shí) imax = 0.5 ;

參數(shù)實(shí) vmax = 1 ;

參數(shù)實(shí) i0 = 1E-18；

模擬開始

I（A，B） 《+imax*tanh（i0*sinh（100*tanh（（40/vmax/100）*V（A，B））））;

結(jié)尾

電感兩端的電容是一個非常小的虛擬電容，通常為 1e-20F。作為將電感器兩端的初始電壓強(qiáng)制為 0V 的便捷方法，這是必需的。此節(jié)點(diǎn)電壓設(shè)置是此收斂技術(shù)的一部分。

收斂法

高 Q XTALS 收斂的問題是 Spectre 難以收斂，僅僅因?yàn)?Q 高。對于相同的電路，但 Q 值較低，通常問題不大。因此，該方法是求解低 Q 電路并使用該結(jié)果來幫助求解全 Q 值。

關(guān)鍵原則是低 Q XTAL 將比高 Q XTAL 更快地達(dá)到其穩(wěn)態(tài)值。也就是說，如果 XTAL 以 100 倍“去Qed”，那么模擬的穩(wěn)定速度將快 100 倍。

XTAL 振蕩器的 Q 值由 XTAL 的 C1（串聯(lián)電阻）決定。然而，XTAL 電感器中的穩(wěn)態(tài)電流與 C1 無關(guān)。因此，低 Q 電感電流可用作全 Q XTAL 的初始電流。

因此，該方法的原理是將電感器電流初始化為接近穩(wěn)態(tài)時的電流，該電流通過首先運(yùn)行低 Q 版本的電路來確定。

設(shè)置模擬的一種方便方法是引入一個變量（例如 QR），它與 C1 相乘，因此首先將 QR 設(shè)置為 100 用于低 Q 運(yùn)行，然后設(shè)置為 1 用于完整 Q 運(yùn)行。例如：

示例示意圖

示例波形

上圖顯示了低 Q 和高 Q 運(yùn)行時 X1 處的信號電壓。下圖顯示了低 Q 和高 Q 運(yùn)行的電感器電流。

可以看出，從低 Q 配置確定的值允許高 Q 配置基本上立即啟動。

這使 PSS 有一個更好的起始條件，因此它更有可能收斂。在這種特殊情況下，PSS tstab 時間僅設(shè)置為 1us。對于困難的情況，需要根據(jù)經(jīng)驗(yàn)確定。

特蘭

PSSR

相位噪聲