99精品伊人亚洲|最近国产中文炮友|九草在线视频支援|AV网站大全最新|美女黄片免费观看|国产精品资源视频|精彩无码视频一区|91大神在线后入|伊人终合在线播放|久草综合久久中文

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

Verilog/FPGA開源項目介紹

OpenFPGA ? 來源:OpenFPGA ? 作者:碎碎思 ? 2021-11-17 11:19 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

優(yōu)秀的 Verilog/FPGA開源項目介紹(七)- CAN0、CAN總線介紹《【科普】CAN總線介紹及FPGA實現(xiàn)方案簡介》

1、CAN權(quán)威文檔CAN總線有兩個ISO國際標(biāo)準(zhǔn):ISO11898 和 ISO11519。其中:

ISO11898 定義了通信速率為 125 kbps~1 Mbps 的高速 CAN 通信標(biāo)準(zhǔn),屬于閉環(huán)總線,傳輸速率可達(dá)1Mbps,總線長度 ≤ 40米。

ISO11519 定義了通信速率為 10~125 kbps 的低速 CAN 通信標(biāo)準(zhǔn),屬于開環(huán)總線,傳輸速率為40kbps時,總線長度可達(dá)1000米。

ISO 11898 文檔在這里

鏈接//caiyun.139.com/m/i?1B5C60ZjPpmPA提取碼:PR9t復(fù)制內(nèi)容打開和彩云PC客戶端,操作更方便哦

3、【小梅哥FPGA】使用FPGA實現(xiàn)CAN通信的例子(NIOS+CAN IP)

https://bbs.elecfans.com/jishu_1385802_1_1.html

這是小梅哥FPGA開發(fā)板上的實例,之所以放到第一個是因為這是目前FPGA實現(xiàn)CAN通信的比較完美的解決方案,單純使用硬件描述語言的IP,會有一些不可預(yù)知的BUG,但是使用軟核處理器是比較完美的。

上圖就是整個項目的系統(tǒng)方案,也很好理解,就不過多贅述了。

SJA100就是CAN控制器;

VP230就是CAN收發(fā)器。

PS:代碼在上訴鏈接中。

4、liteCAN

https://github.com/WangXuan95/liteCAN

基于 FPGA 的輕量級CAN總線控制器

此項目實現(xiàn)的是CAN控制器,CAN收發(fā)器還是需要外掛。

簡介CAN總線作為工業(yè)和汽車領(lǐng)域最常用的通信總線,具有拓?fù)浣Y(jié)構(gòu)簡潔、可靠性高、傳輸距離長等優(yōu)點。CAN總線的非破壞性仲裁機(jī)制依賴于幀ID,CAN2.0A和CAN2.0B分別規(guī)定了11bit-ID(短ID) 的標(biāo)準(zhǔn)幀和29bit-ID(長ID) 的擴(kuò)展幀,另外,還有遠(yuǎn)程幀這種數(shù)據(jù)請求機(jī)制。關(guān)于CAN總線的更多知識可以參考這個科普文章。

CAN總線的復(fù)雜機(jī)制決定了控制器設(shè)計的復(fù)雜性。本庫實現(xiàn)了一個輕量化但完備的CAN控制器,特點如下:

本地ID可固定配置為任意短ID。

發(fā)送 : 僅支持以本地ID發(fā)送數(shù)據(jù)長度為4Byte的幀。

接收 : 支持接收短ID或長ID的幀,接收幀的數(shù)據(jù)長度沒有限制 (即支持 0~8Byte ) 。

接收幀過濾 : 可針對短ID和長ID獨立設(shè)置過濾器,只接收和過濾器匹配的數(shù)據(jù)幀。

自動響應(yīng)遠(yuǎn)程幀 : 當(dāng)收到的遠(yuǎn)程幀與本地ID匹配時,自動將發(fā)送緩存中的下一個數(shù)據(jù)發(fā)送出去。若緩存為空,則重復(fù)發(fā)送上次發(fā)過的數(shù)據(jù)。

平臺無關(guān) :純 RTL 編寫 (SystemVerilog),可以在 Altera 和 Xilinx 等各種 FPGA 上運行。

設(shè)計文件說明

設(shè)計相關(guān)的4個文件在 RTL 文件夾中,各文件功能如下表。你只需將以上4個文件包含進(jìn)工程,就可以調(diào)用can_top.sv進(jìn)行更高層次的CAN通信業(yè)務(wù)的二次開發(fā)。

此項目非常完整,項目由中文說明,完備的TB及測試方案。

5、CAN-fpga

https://github.com/AlxyF/CAN-fpga

項目沒有任何介紹,看文件結(jié)構(gòu),是基于Quartus II建立的,結(jié)構(gòu)和上一項目完全沒什么區(qū)別。整個項目應(yīng)該是完備的,有興趣可以看看。

6、sja1000

https://github.com/zhaotliang/sja1000

這個就是Verilog編寫的外掛SJA100的驅(qū)動程序,這里就不過多介紹了。

7、Click_MCP25625

https://github.com/MikroElektronika/Click_MCP25625

這是MCP25625(控制器+收發(fā)器集合)的SPI驅(qū)動(ARM單片機(jī)的)。

https://github.com/UberLambda/CANnuccia

這個項目和這個功能一樣,就不展開描述了。

USB-CAN(調(diào)試?yán)鳎┮驗楸酒跊]幾個開源項目,所以這里在推薦幾個開源的USB-CAN方案,大部分都是可以直接打板使用的。

一、stm32f0 + CAN收發(fā)器TJA1051/3

https://canable.io/

https://codechina.csdn.net/mirrors/HubertD/candleLight?utm_source=csdn_github_accelerator

https://github.com/HubertD/candleLight/blob/master/export/v1.1/pdf/candleLight-v1.1.pdf

ta有完全開源的軟硬件及上位機(jī)支持,支持windos和linux Stock can并且都免驅(qū)哦。且支持Python。

上述的方案某寶上也有成品。

二、KS22方案

http://bbs.eeworld.com.cn/thread-491860-1-1.html

相關(guān)文檔及上位機(jī):

三、open-usb-can

https://github.com/fabiobaltieri/open-usb-can

文檔很完備。

該項目是基于 ATMega32U2 和 MCP2515 SPI CANBus 控制器的 USB 轉(zhuǎn) CANBus 接口。

最后,還是感謝各個大佬開源的項目,讓我們受益匪淺。后面有什么感興趣方面的項目,大家可以在后臺留言或者加微信留言,今天就到這,我是爆肝的碎碎思,期待下期文章與你相見。

責(zé)任編輯:haq

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1645

    文章

    22036

    瀏覽量

    618071
  • CAN
    CAN
    +關(guān)注

    關(guān)注

    57

    文章

    2918

    瀏覽量

    467667
  • 通信
    +關(guān)注

    關(guān)注

    18

    文章

    6205

    瀏覽量

    137772

原文標(biāo)題:優(yōu)秀的 Verilog/FPGA開源項目介紹(七)- CAN通信

文章出處:【微信號:Open_FPGA,微信公眾號:OpenFPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關(guān)推薦
    熱點推薦

    火爆開發(fā)中 | 開源FPGA硬件板卡,硬件第一期發(fā)布

    開源FPGA項目自發(fā)布以來,得到了眾多開發(fā)者的關(guān)注,涉及工業(yè)、通信、車載等多個行業(yè)的100+位工程師報名參與設(shè)計,并分為:硬件組、FPGA組、linux組。其中硬件組率先開始啟動
    發(fā)表于 07-09 13:54

    RT-Thread榮獲2025優(yōu)秀開源項目 | 新聞速遞

    6月底,RT-Thread睿賽德受邀參與由上海開源信息技術(shù)協(xié)會主辦的2025上海開源創(chuàng)新精英薈。上海市商委副主任張杰出席會議并致辭。RT-Thread嵌入式操作系統(tǒng)項目憑借其卓越的技術(shù)創(chuàng)新與
    的頭像 發(fā)表于 07-04 09:04 ?1490次閱讀
    RT-Thread榮獲2025優(yōu)秀<b class='flag-5'>開源</b><b class='flag-5'>項目</b> | 新聞速遞

    開源分享】:開源小巧的FPGA開發(fā)板——Icepi Zero

    活動推薦:擁抱開源!一起來做FPGA開發(fā)板啦!https://bbs.elecfans.com/jishu_2491185_1_1.html 項目計劃以紫光同創(chuàng)PG2L25H-6IMBG325為
    發(fā)表于 06-09 14:01

    擁抱開源!一起來做FPGA開發(fā)板啦!

    與開發(fā),包括編寫Verilog或VHDL代碼、進(jìn)行邏輯功能仿真、調(diào)試以及與硬件接口的適配等工作,適合熟悉FPGA開發(fā)流程、具備邏輯設(shè)計能力的伙伴。 主要任務(wù): 基于開源項目功能需求反饋
    發(fā)表于 06-06 14:05

    使用IP核和開源庫減少FPGA設(shè)計周期

    FPGA 開發(fā)的目標(biāo)是按時、按質(zhì)交付項目。 然而,這一目標(biāo)說起來簡單,實現(xiàn)起來老費勁了。根據(jù)業(yè)內(nèi)最廣泛的調(diào)查之一,西門子威爾遜集團(tuán) 2022 年的調(diào)查(https
    的頭像 發(fā)表于 01-15 10:47 ?686次閱讀
    使用IP核和<b class='flag-5'>開源</b>庫減少<b class='flag-5'>FPGA</b>設(shè)計周期

    Verilog 測試平臺設(shè)計方法 Verilog FPGA開發(fā)指南

    Verilog測試平臺設(shè)計方法是Verilog FPGA開發(fā)中的重要環(huán)節(jié),它用于驗證Verilog設(shè)計的正確性和性能。以下是一個詳細(xì)的Verilog
    的頭像 發(fā)表于 12-17 09:50 ?1128次閱讀

    凌蒙派OpenHarmony開源項目榮獲本期Gitee官方推薦

    近日,我司凌蒙派OpenHarmony開源項目榮獲本期Gitee官方推薦。本期Gitee官方推薦不僅是對凌蒙派OpenHarmony開源項目的高度認(rèn)可,也是對我司在推動
    的頭像 發(fā)表于 11-20 01:04 ?836次閱讀
    凌蒙派OpenHarmony<b class='flag-5'>開源</b><b class='flag-5'>項目</b>榮獲本期Gitee官方推薦

    開源ISP(Infinite-ISP)介紹

    公開,都是給一堆函數(shù)自己調(diào)用調(diào)試。因為廠商將 ISP 算法視為保持市場競爭力的獨特秘訣。雖然之前介紹了很多開源ISP項目(優(yōu)秀的 Verilog/F
    的頭像 發(fā)表于 11-18 10:21 ?1270次閱讀
    <b class='flag-5'>開源</b>ISP(Infinite-ISP)<b class='flag-5'>介紹</b>

    Verilog vhdl fpga

    崗位職責(zé) 1.負(fù)責(zé)FPGA的架構(gòu)設(shè)計、代碼編寫、仿真等; 2.協(xié)同軟、硬件工程師完成系統(tǒng)聯(lián)調(diào)和測試; 3.負(fù)責(zé)項目FPGA設(shè)計的相關(guān)文檔編寫及維護(hù);任職要求 1.碩士及以上學(xué)歷,電子、通信、計算機(jī)
    發(fā)表于 11-12 16:40

    如何自動生成verilog代碼

    介紹幾種自動生成verilog代碼的方法。
    的頭像 發(fā)表于 11-05 11:45 ?1025次閱讀
    如何自動生成<b class='flag-5'>verilog</b>代碼

    FPGA加速深度學(xué)習(xí)模型的案例

    名稱 :DE5Net_Conv_Accelerator 應(yīng)用場景 :面向深度學(xué)習(xí)的開源項目,實現(xiàn)了AlexNet的第一層卷積運算加速。 技術(shù)特點 : 采用了Verilog語言進(jìn)行編程,與PCIe接口相集成,可以直接插入到
    的頭像 發(fā)表于 10-25 09:22 ?1209次閱讀

    基于FPGA實現(xiàn)數(shù)碼管顯示

    本文介紹數(shù)碼管顯示譯碼基本工作原理及Verilog HDL驅(qū)動代碼編寫,進(jìn)一步熟練掌握FPGA入門基礎(chǔ)知識。
    的頭像 發(fā)表于 10-24 14:44 ?1814次閱讀
    基于<b class='flag-5'>FPGA</b>實現(xiàn)數(shù)碼管顯示

    基于FPGA的JPEG-LS圖像壓縮器介紹

    現(xiàn)在來看一下GitHub上面一個開源的JPEG LS算法的Verilog實現(xiàn)
    的頭像 發(fā)表于 10-15 17:27 ?1211次閱讀
    基于<b class='flag-5'>FPGA</b>的JPEG-LS圖像壓縮器<b class='flag-5'>介紹</b>

    ElfBoard開源項目|“智慧光伏”開源項目技術(shù)文檔

    最大化地捕捉和利用。下面就和各位小伙伴詳細(xì)介紹一下這一開源項目是怎樣實現(xiàn)的。環(huán)境說明1.開發(fā)環(huán)境操作系統(tǒng):Ubuntu18.0464位版2.交叉編譯工具鏈:arm-
    的頭像 發(fā)表于 10-11 15:52 ?813次閱讀
    ElfBoard<b class='flag-5'>開源</b><b class='flag-5'>項目</b>|“智慧光伏”<b class='flag-5'>開源</b><b class='flag-5'>項目</b>技術(shù)文檔

    【招聘】verilog vhdl FPGA

    1.熟悉FPGA架構(gòu)及應(yīng)用,熟悉圖像算法的FPGA實現(xiàn)。 2.熟悉verilog vhdl,熟悉Xilinx或Intel等開發(fā)工具。 3.有AI算法 fpga實現(xiàn)經(jīng)驗優(yōu)先。 4.本科及
    發(fā)表于 09-02 15:50