IBM和Leti在今年IEDM上分別發(fā)表了若干篇論文，其中包括一篇合作的Nanosheet論文。我有機會采訪到與IBM高級邏輯與內存技術總監(jiān)卜惠明和IBM高級工程師Veeraraghavan Basker，之后又分別采訪了Leti advanced CMOS實驗室負責人Francois Andrieu和工藝整合工程師Shay Reboh。

IBM

IBM在奧爾巴尼（CNSE）中心擁有一條研發(fā)產線，在那里他們開發(fā)了5nm技術，現已轉讓給三星，并且正在從事3 ／ 2nm技術節(jié)點的研究。盡管器件架構發(fā)生了變化，因此需要使用一些獨特的設備，但與5nm相比，設備的復用率很高。當他們開始研發(fā)新器件的時候，他們在微縮之前會使用測試結構來評估設備和材料。如果使用上一個節(jié)點的結構來開發(fā)材料和設備，那么工藝微縮將會成為問題。

IBM的第一篇論文是“Multiple－Vt Solutions in Nanosheet Technology forHigh Performance and Low Power Applications”。Nanosheet架構的一個主要挑戰(zhàn)是如何實現多個閾值電壓（Vt）。FinFET架構下的方法是使用各種功函數金屬的堆疊，但是在nanosheet架構中，納米片與納米片之間的間距必須盡可能小，以最小化電容并最大化性能。

IBM使用偶極子調Vt已有很長的歷史。多年以前，IBM首次推出的HKMG工藝就是，采用了偶極子的前柵極（gate－first）方案，當時業(yè)界其他公司均采用了后柵極（gate－last）方案。雖然，后柵極方案已成為HKMG的主流方案，但是IBM早期在偶極子領域的經驗在nanosheet架構下仍然是有用的經驗。偶極子代替一堆功函數金屬可在納米片中實現多個Vt，并克服了nanosheet架構的主要挑戰(zhàn)。

水平堆疊納米片的另一挑戰(zhàn)是硅和鍺硅之間的超高選擇比蝕刻。在文章“A Novel Dry Selective Etch of SiGe for the Enablement of High Performance Logic Stacked Gate－All－Around NanoSheet Devices”中，IBM介紹了他們與Tokyo Electron的合作成果。使用氣相各向同性蝕刻（作者注：我相信這設備是TEL的Certas Wing），他們實現了SiGe（25％）與Si的150：1 蝕刻選擇比。

第三篇文章的題目是“ Full Bottom Dielectric Isolation to Enable Stacked Nanosheet Transistor for Low Power and High Performance Applications ”。IBM公開了一種可以在nanosheet下方創(chuàng)建一層電介質層，從而降低寄生電容并提高性能的方法（如圖1，圖2）。該電介質是基于氮化硅的，但他們沒有透露其工藝方案。納米片堆疊是直接在硅基底上外延生長的，因此，不知硅基底是怎么被蝕刻掉并重新填充氮化硅的。

圖1，兩種結構示意圖，由小編摘自對應論文。

圖2，不同步驟下的TEM切片，由小編摘自對應論文。

他們研究表明與7nm FinFET相比，Nanosheet在恒定功率下性能提高了25％以上，而在相同性能下功耗降低了50％，而且6／5／4nm 節(jié)點的FinFET的性能均不如Nanosheet。Nanosheet還具有光刻定義寬度的能力，從而可以在同一工藝中同時形成具有最佳電性效果的納米片，和更高驅動電流的納米片。IBM在2012年左右提出了Nanosheet這一名稱，并于2015年與GLOBALFOUNDRIES和三星公司合作發(fā)表了一篇5nm Nanosheet論文。三星最近也宣布了其3nm Nanosheet工藝平臺將于2021年面世。

第一代Nanosheet材料還將是硅，我詢問了用于未來納米片的替代材料，他們說，除非在后段（BEOL）或寄生電容電阻方面取得技術突破，否則溝道替代材料將不值得付出如此復雜的代價。您可以調整硅溝道的晶向，以獲得更高的遷移率（可以將nFET晶向定為＜100＞，將pFET定為＜110＞，以使兩者的遷移率最大化）?；蛘叱絅anosheet架構到CFET架構（堆疊了n和p型器件的Nanosheet）。我問他們這些是否會Nanosheet架構之后發(fā)生，他們表示無法發(fā)表評論。