電子設(shè)計(jì)自動(dòng)化—— Electronic Design Automation，簡(jiǎn)稱 EDA。作為芯片設(shè)計(jì)最上游，EDA 軟件的工作，是要在芯片那么小的空間進(jìn)行布局布線、版圖、設(shè)計(jì)規(guī)則檢查等，好比在米粒上刻出航空母艦?zāi)Ｐ汀?br /> 在 EDA 問世之前，設(shè)計(jì)人員必須通過手工完成電路設(shè)計(jì)和布線等基礎(chǔ)工作。隨著芯片集成度提高和性能的多元化，令芯片設(shè)計(jì)要求也變得越來越復(fù)雜，一個(gè)指甲蓋大小的芯片上要集成數(shù)百億顆晶體管，這樣細(xì)微且宏大的工程，早已不是單純?nèi)肆Ψ秶芨采w，EDA 的重要性不言而喻。

根據(jù)應(yīng)用場(chǎng)景的不同，EDA 工具的使用主要分為設(shè)計(jì)、驗(yàn)證和制造三大類。大規(guī)模集成電路設(shè)計(jì)復(fù)雜性的提升，使芯片驗(yàn)證面臨資金與時(shí)間的巨大挑戰(zhàn)。早期開發(fā)者想驗(yàn)證芯片的設(shè)計(jì)是否符合預(yù)設(shè)，只有等待極其漫長(zhǎng)的模擬結(jié)果，或是等待流片成果，而一旦結(jié)果不如預(yù)期，不管是再次模擬或是二次流片，都將產(chǎn)生極高的成本。因此，當(dāng) Xilinx 推出現(xiàn)場(chǎng)可編程邏輯門陣列（FPGA）時(shí)，開發(fā)者即可通過用 FPGA 板拼湊出有效的流程來對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證，F(xiàn)PGA 原型驗(yàn)證這一解決方案就此營(yíng)運(yùn)而生，這一比流片便宜、比仿真要快的方式，已成為開發(fā)者檢驗(yàn)設(shè)計(jì)有效性的不二選擇。

一、基于 FPGA 的物理原型驗(yàn)證

就像是建筑師設(shè)計(jì)完樓房、開始建造前，需要通過模型去測(cè)試防震、防風(fēng)、結(jié)構(gòu)強(qiáng)度等各種參數(shù)，芯片和系統(tǒng)開發(fā)者也需要在流片前對(duì)設(shè)計(jì)進(jìn)行“原型驗(yàn)證”——就是模仿真實(shí)軟件應(yīng)用條件下的芯片和系統(tǒng)表現(xiàn)是否滿足了實(shí)際應(yīng)用場(chǎng)景要求。

FPGA 的應(yīng)用范圍廣泛，通信、計(jì)算、控制等領(lǐng)域等都有它的建樹，并且由于其具有內(nèi)部電路可重構(gòu)的特點(diǎn)，幾乎可以完全映射芯片的邏輯設(shè)計(jì)，也被當(dāng)作一種性價(jià)比優(yōu)越的芯片驗(yàn)證基礎(chǔ)設(shè)施。FPGA 原型驗(yàn)證已是當(dāng)前原型驗(yàn)證的主流且成熟的芯片驗(yàn)證方法——它通過將 RTL 移植到現(xiàn)場(chǎng)可編程門陣列（FPGA）來驗(yàn)證 ASIC 的功能，并在芯片的基本功能驗(yàn)證通過后就可以開始驅(qū)動(dòng)的開發(fā)，一直到芯片 Tape Out 并回片后都可以進(jìn)行驅(qū)動(dòng)和應(yīng)用的開發(fā)。當(dāng)芯片回片后，應(yīng)用程序可以直接基于 FPGA 版本的驅(qū)動(dòng)來進(jìn)行簡(jiǎn)單的適配，即可以應(yīng)用到 SoC 芯片上，將 SoC 芯片 Time-to-Market 的時(shí)間控制的很完美。除了可以提前進(jìn)行軟件開發(fā)外，從成本上來說，F(xiàn)PGA 原型驗(yàn)證是一個(gè)性價(jià)比很高的驗(yàn)證手段，在價(jià)格上可以說非常的親民。更重要的 FPGA 原型在運(yùn)行速度上也技高一籌：它在速度上當(dāng)然比 EDA 驗(yàn)證高了好幾個(gè)數(shù)量級(jí)，即使是與 Emulator 相比，其性能上也有碾壓式的優(yōu)勢(shì)。在這種種優(yōu)勢(shì)中，“流片前的軟硬件協(xié)同開發(fā)”是 FPGA 物理原型驗(yàn)證最不可替代之處，提早基于該技術(shù)平臺(tái)進(jìn)行軟件驅(qū)動(dòng)開發(fā)和應(yīng)用開發(fā)，對(duì)于縮短最終芯片 Time-to-Market 周期意義重大。

在軟硬件深度定制化、要求芯片到應(yīng)用的一站式交付的今天，F(xiàn)PGA 原型平臺(tái)的重要性進(jìn)一步提升。2000 年，一家創(chuàng)立于瑞典的公司 Hardi Electronics 正式推出一款基于 FPGA 的原型系統(tǒng) HAPS，HAPS 可以通過多種方式快速組裝 ASIC 原型系統(tǒng)，為客戶在關(guān)鍵驗(yàn)證階段節(jié)省數(shù)月的時(shí)間。2007 年，Synplicity 以 2400 萬美元的金額收購(gòu)了 Hardi，而 Synopsys 在 2008 年以 2.27 億美元收購(gòu)了 Synplicity，HAPS 經(jīng)歷幾代人于 2014 年發(fā)展至 HAPS-80，至今仍是業(yè)界最快的原型驗(yàn)證加速平臺(tái)。

二、物理原型驗(yàn)證工具的幾大挑戰(zhàn)及解決方案

目前 ASIC 的設(shè)計(jì)變得越來越大，越來越復(fù)雜，單片 FPGA 已不能滿足原型驗(yàn)證要求，多片 FPGA 驗(yàn)證應(yīng)運(yùn)而生。RTL 邏輯的分割、多片 FPGA 之間的互聯(lián)拓?fù)浣Y(jié)構(gòu)、IO 分配、高速接口都對(duì)應(yīng)用 FPGA 原型驗(yàn)證的芯片開發(fā)者提出了更高的要求也帶來了前所未有的挑戰(zhàn)。那當(dāng)選擇一款合適的物理原形驗(yàn)證工具時(shí)，應(yīng)該在哪些緯度做重點(diǎn)考量和取舍呢？

1 容量限制和性能要求

對(duì)于大型的設(shè)計(jì)（大于 2 千萬等效 ASIC 門）,一塊 FPGA 往往容納不下，此時(shí)必須將多塊 FPGA 互聯(lián)才能驗(yàn)證整個(gè)設(shè)計(jì)，在這種情況下，就需要對(duì)大型的設(shè)計(jì)進(jìn)行 Partition 即分區(qū)。Partition 引入了新的問題，而這些問題其實(shí)在芯片中并不存在，很多時(shí)候耗費(fèi)很多人力去實(shí)現(xiàn)一個(gè)可用的 Partition 方案，僅僅是受限于 FPGA 的容量而不得已的處理辦法。

Partition 引入的最大問題是對(duì) IO 的需求激增，雖然 FPGA 有超過 1000 個(gè)可用的 IO，但是一個(gè)完整的 SoC 如果被拆分成規(guī)模相當(dāng)?shù)膸讉€(gè)部分時(shí)，每個(gè)部分之間的互聯(lián)信號(hào)數(shù)量往往會(huì)遠(yuǎn)超 1000 個(gè)，所以在 IO 數(shù)量受限時(shí)，必須采用 TDM（Time Division Multiplex），即 FPGA 內(nèi)部的多個(gè)并行信號(hào)轉(zhuǎn)為高速串行信號(hào)，通過 FPGA IO 傳輸?shù)搅硪粔K FPGA，然后再進(jìn)行解復(fù)用，轉(zhuǎn)換成并行信號(hào)，實(shí)現(xiàn)信號(hào)從一個(gè) FPGA 到另一塊 FPGA 的傳遞。引入了 TDM 雖然解決了 IO 瓶頸，但是 Mux 和 De-Mux 引入了額外的延時(shí)，導(dǎo)致 cross-FPGA 的 path 成為 critical path，進(jìn)一步降低了 FPGA 的可運(yùn)行頻率，可以說 Partition 是不得已而為之的方案，最終的結(jié)果只是得到一個(gè)可用的方案而非理想的方案。

另一個(gè)方面，由于在 SoC 原型驗(yàn)證中模塊常常會(huì)增減，導(dǎo)致需要頻繁的改動(dòng) Partition 方案，如果手動(dòng)去處理，則需要花費(fèi)很多精力才能得到一個(gè)上文提到可用但折中的方案。此外，處理大量的 cross-FPGA 信號(hào)非常容易出錯(cuò)，所以對(duì)于大型的 SoC FPGA 原型驗(yàn)證，必須采用自動(dòng)化的工具去完成 Partition，這對(duì) EDA 工具而言亦是全新的挑戰(zhàn)。

新思科技 HAPS 原型驗(yàn)證解決方案，具有獨(dú)一無二的自動(dòng)可干預(yù)分割功能，同時(shí)提供了系統(tǒng)級(jí)跨 FPGA 的時(shí)序分析工具，為 HSTDM IP, 纜線和 IO 提供時(shí)序模型，可以方便地處理 TDM 路徑上的多個(gè)約束，為多 FPGA 的設(shè)計(jì)提供了優(yōu)化且可靠的時(shí)序，保證了平臺(tái)的高速性能和穩(wěn)定性。

2 迭代速度

由于 SoC 芯片的設(shè)計(jì)頻率很高，為了讓原型驗(yàn)證平臺(tái)盡可能和 SoC 芯片性能接近，開發(fā)者期望讓 FPGA 原型平臺(tái)運(yùn)行在盡可能高的頻率上，但是由于 SoC 的 RTL 代碼是為芯片實(shí)現(xiàn)設(shè)計(jì)，大量深層次組合邏輯的存在（這樣可以節(jié)省芯片面積），導(dǎo)致了 SoC RTL 代碼在 FPGA 上實(shí)現(xiàn)時(shí)時(shí)序收斂困難，往往只能達(dá)到幾 MHz。對(duì)于大型的 SoC，內(nèi)部的 CPU/GPU/CODEC/NPU 等計(jì)算和編解碼模塊邏輯復(fù)雜，往往成為整個(gè)設(shè)計(jì)的 timing wall，導(dǎo)致時(shí)序優(yōu)化過程會(huì)占據(jù) FPGA Implementation 過程 30-40%的時(shí)間。

基于新思科技 HAPS 原型驗(yàn)證解決方案，在對(duì)設(shè)計(jì)進(jìn)行分割和時(shí)序優(yōu)化的同時(shí)，也充分考慮到后續(xù) FPGA 布局布線的挑戰(zhàn)，在綜合時(shí)，HAPS 采用獨(dú)特的技術(shù)，增強(qiáng)和優(yōu)化單 FPGA 的綜合結(jié)果，可以有效的減少后期 vivado 布局布線的時(shí)間，并結(jié)合多核多進(jìn)程綜合等技術(shù)，有效減少各個(gè)環(huán)節(jié)的時(shí)間，加快迭代速度。

3 接口方案

外部子板和 FPGA IO 之間的高速同步接口一直以來都是 FPGA 的痛點(diǎn)和難點(diǎn)：一方面，相比于 ASIC，F(xiàn)PGA 在 IO 時(shí)序方面可以調(diào)整的空間有限，它不能像 ASIC 一樣可以通過時(shí)序約束來靈活調(diào)整 FPGA IO 信號(hào)之間的 skew，導(dǎo)致并行信號(hào)接口之間的 path skew 很難控制在一個(gè)比較理想的范圍內(nèi)，最終會(huì)導(dǎo)致數(shù)據(jù)采樣失敗，降低頻率往往是一種有效的辦法，但是有些控制器和 PHY 之間的接口是需要滿足標(biāo)準(zhǔn)規(guī)范的，不能無限制的降低，對(duì)于這種情況有時(shí)只能想盡辦法嘗試修復(fù)時(shí)序，甚至需要修改代碼。

另一方面，原型驗(yàn)證使用的子板數(shù)量不大，市場(chǎng)上往往沒有銷售，很多時(shí)候需要自行設(shè)計(jì)，進(jìn)一步給調(diào)試帶來了不確定性，也延長(zhǎng)了調(diào)試周期。高速接口的調(diào)試往往消耗了大量的人力資源，很多時(shí)候都是靠調(diào)試的經(jīng)驗(yàn)和靈感解決問題，這么做不僅費(fèi)時(shí)費(fèi)力，而且效果不佳。

新思科技 HAPS 原型驗(yàn)證解決方案，給用戶提供了多種靈活的接口方案，包含豐富的外部子卡集合，降速橋方案；還和業(yè)界伙伴通過 HAPS Connect Program，為使用者提供了更廣泛的擴(kuò)展空間。

4 可觀測(cè)性

FPGA 也是芯片產(chǎn)品，所以內(nèi)部的信號(hào)無法直接觀測(cè)。通常需要借助于 FPGA 的 debug 工具在生成 bit 文件前選取要觀察的信號(hào)。當(dāng) bit 文件加載運(yùn)行時(shí)，必須通過配套的 debug 工具觀察指定的信號(hào)波形，但是受限于 Block RAM 的容量以及信號(hào)優(yōu)化等原因，如此調(diào)試的效率比較低。

新思科技 HAPS 原型驗(yàn)證平臺(tái)提供了多種靈活的調(diào)試手段。DTD(深度跟蹤調(diào)試)功能，為用戶提供了多 FPGA 實(shí)時(shí)速度的 RTL 級(jí)別信號(hào)聯(lián)合波形調(diào)試，可以觀測(cè)上千信號(hào)秒級(jí)的波形，進(jìn)一步結(jié)合 Verdi/Siloti 的關(guān)鍵信號(hào)提取功能，可顯著的擴(kuò)大信號(hào)觀測(cè)的范圍。GSV 是另外一個(gè)被用戶廣泛采用的調(diào)試功能，它可以提供設(shè)計(jì)內(nèi)部所有寄存器的快照，在多種實(shí)際調(diào)試場(chǎng)景有效的幫助軟硬件團(tuán)隊(duì)分析定位系統(tǒng)問題。

5 產(chǎn)品的成熟度

原型驗(yàn)證是一項(xiàng)壁壘頗高的技術(shù)，串聯(lián)著芯片設(shè)計(jì)和最終應(yīng)用，需要極強(qiáng)的適用性和靈活度來適應(yīng)發(fā)展迅速和多樣性的芯片研發(fā)，通過和一線芯片研發(fā)人員的通力合作，打造使用生態(tài)圈，不斷進(jìn)化和迭代技術(shù)才能始終幫助芯片開發(fā)者實(shí)現(xiàn)“Shift-Left”研發(fā)，加快產(chǎn)品上市時(shí)間。

新思科技自 2003 年起推出第一款原型驗(yàn)證產(chǎn)品 HAPS-10 起，持續(xù)推出 7 代產(chǎn)品，久經(jīng)市場(chǎng)檢驗(yàn)， 并為滿足不斷演進(jìn)的原型驗(yàn)證需求, 補(bǔ)充了諸多獨(dú)一無二的產(chǎn)品功能，如 UMRBus, Hybrid 原型驗(yàn)證，基于 UPF 的低功耗系統(tǒng)驗(yàn)證, HAPS GateWay 等，是加快軟件開發(fā)和芯片設(shè)計(jì)驗(yàn)證的最佳解決方案。全球 200 多家公司都已經(jīng)部署了最新一代 HAPS-80,包括前十大半導(dǎo)體公司中的九家，其出貨量在今年超過 3000 臺(tái)。
國(guó)內(nèi)目前也有逾 50 家芯片設(shè)計(jì)企業(yè)部署了 HAPS 平臺(tái)，進(jìn)一步驗(yàn)證了 HAPS 原型驗(yàn)證的市場(chǎng)領(lǐng)先地位。

各類 FPGA 原型驗(yàn)證平臺(tái)技術(shù)對(duì)比
目前市面上常見的 FPGA 原型驗(yàn)證平臺(tái)可以分為兩大類別，一類是芯片設(shè)計(jì)公司自己制作的 FPGA 板(Build Your Own, 以下簡(jiǎn)稱 BYO); 另一類是商用 FPGA 平臺(tái)，比如新思科技的 HAPS 方案。

就上文提到的一些具體考量點(diǎn)，各類原型驗(yàn)證平臺(tái)的對(duì)比如下：

顯而易見，新思科技的 HAPS 方案，在全面性，成熟度，和對(duì)大規(guī)模設(shè)計(jì)的支持上，都占有絕對(duì)明顯的優(yōu)勢(shì)。

三、物理原型驗(yàn)證工具的應(yīng)用不止于芯片

芯片是硬件產(chǎn)業(yè)，也是軟件產(chǎn)業(yè)，同時(shí)涉及下游的應(yīng)用場(chǎng)景還有上游的高精度設(shè)計(jì)。在科技賦能的智能化時(shí)代，芯片不僅支撐數(shù)字經(jīng)濟(jì)的各個(gè)方面，在賦能各產(chǎn)業(yè)的作用也不容小覷，從 5G，自動(dòng)駕駛汽車，人工智能等，芯片的應(yīng)用幾乎遍布所有可能想象的電子產(chǎn)品，甚至包括航空航天到軍工技術(shù)的所有方面。隨著人工智能和 5G 的加速發(fā)展，以及加快數(shù)字化時(shí)代的新基建的開展，未來芯片的應(yīng)用場(chǎng)景會(huì)越來越多，定制化芯片的需求也會(huì)越來越大。而作為手握未來世界之門鑰匙的開發(fā)者們必須要和系統(tǒng)廠商更緊密的協(xié)作研發(fā)，才能讓芯片技術(shù)創(chuàng)新最終賦能科技應(yīng)用。

以人工智能的人臉識(shí)別場(chǎng)景為例，在海量人群中搜索走失兒童需要超強(qiáng)的快速反應(yīng)能力，才能在第一時(shí)間抓住機(jī)會(huì)識(shí)別并找到目標(biāo)對(duì)象，其中軟件支持了人工智能的算法，芯片所提供的超強(qiáng)算力讓復(fù)雜的算法在毫秒內(nèi)實(shí)現(xiàn)推斷。物理原型驗(yàn)證讓軟件的開發(fā)和芯片的研發(fā)得以同步進(jìn)行，而不用互相等待。這一技術(shù)將推動(dòng)芯片和科技應(yīng)用的生態(tài)結(jié)合，讓科技的進(jìn)步進(jìn)入極速模式，加速未來的想象變?yōu)楝F(xiàn)實(shí)。

審核編輯 黃昊宇