時序電路基本模型

首先對于純組合邏輯電路來說，其邏輯功能塊的輸出僅僅與當(dāng)前的輸入值有關(guān)系，其電路延時分析也非常的簡單，只考慮輸入到輸出的信號延時Tdelay，但是影響Tdelay時間的因素比較多，比如不同的器件輸入到輸出的延時時間不同，不同的工藝條件以及在不同的環(huán)境下，Tdelay的時間也不同。

所以組合邏輯電路的延時參數(shù)是不固定的，我們研究組合邏輯電路的延時沒有實際意義。

對于絕大部分的電路來說輸出不僅取決于當(dāng)前的輸入值，也取決于原先的輸入值，也就是說電路具有記憶功能，這屬于同步時序電路，其基本時序模型如圖1所示，?；镜臅r序模型就是由D觸發(fā)器和多個延時參數(shù)組成的。在時鐘的驅(qū)動下，從一個D觸發(fā)器到另外一個D觸發(fā)器信號傳輸過程中，為了保證信號的穩(wěn)定傳輸，需要考慮到如下時序參數(shù)：

tCLK是時鐘的最小周期，

tCO是寄存器固有的時鐘輸出延時，

tLOGIC是同步元件之間的組合邏輯延遲，

tNET是網(wǎng)線的延遲；

tSU是寄存器固有的時鐘建立時間，

tCLK_SKEW是兩個DFF之間的時鐘扭曲

圖1基本同步時序電路模型

三個重要的時序參數(shù)

同步時序電路由寄存器和組合邏輯組成，系統(tǒng)中所有的寄存器均在一個全局時鐘的控制下工作，有三個重要的時序參數(shù)與寄存器有關(guān)。

1. 建立時間（tSU）

建立時間是在時鐘翻轉(zhuǎn)（對于正沿觸發(fā)寄存器為0→1的翻轉(zhuǎn)）之前數(shù)據(jù)輸入（D）必須有效的時間。

2. 保持時間（tHOLD）

保持時間是在時鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的時間。

假設(shè)建立和保持時間都滿足的情況下，那么輸入端D處的數(shù)據(jù)則在最壞情況下的傳播延時（tNET）之后被復(fù)制到了輸出端Q，如圖2所示。

圖2 同步寄存器的建立時間、保持時間以及傳播延遲的定義

3. 最高時鐘頻率

熟悉了建立時間、保持時間以及傳播延遲的基本概念，下面通過這三個基本參數(shù)來推導(dǎo)時鐘的最高頻率，對于同步時序邏輯電路，對時鐘激勵做出響應(yīng)的開關(guān)事件是同時發(fā)生的，但是運(yùn)行結(jié)果必須等到下一個時鐘翻轉(zhuǎn)時才能進(jìn)入到下一級，也就說，只有在當(dāng)前所有的計算都已經(jīng)完成了并且系統(tǒng)開始閑置的時候下一輪的操作才能開始，

因此，為了保證時序電路數(shù)據(jù)采集和處理的正確性，時鐘周期tCLK必須能容納電路中任何一級的最長延時。假設(shè)該組合邏輯的最長延時等于tLOGIC，那么時序電路正確工作要求的最小時鐘為：

tCLK = tCO+tLOGIC+tNET+tSU（公式1）

其中tNET為傳輸延遲，tCO 是寄存器固有的時鐘輸出延時，那么通過公式1很容易得到系統(tǒng)的最高頻率fMAX，常用表示：

fMAX = 1/tCLK （公式2）

我們假設(shè)寄存器的固有最小延時時間為tCOregister，那么為了保證時序電路正常工作，還需要如下的約束：

tCOregister + tLOGIC >= tHOLD （公式3）

這一約束保證了時序元件的輸入數(shù)據(jù)在時鐘邊沿之后能夠維持足夠長的時間，并且不會由于新來的數(shù)據(jù)流而過早的改變。

總結(jié)

本文介紹了時序模型和時序電路的幾個重要參數(shù)，在下面的文章中，會重點(diǎn)介紹同步和異步的區(qū)別以及異步電路同步化的處理技巧。

編輯：hfy